如何用VHDL或verilog HDL实现时钟的2倍频？

xzffff · 发表于 2003-8-7 19:33:03

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有没有人做过？介绍一下？
好像有资料说用锁相环来实现。
不知道也没有用过那个东东。
thx

dragonyoo · 发表于 2003-8-7 22:13:01

要选择合适的器件，如Altera acex1k系列，只有－1、－2才带有锁相环。纯语言是不可能实现倍频

shadow · 发表于 2003-8-9 16:14:10

纯语言也可以实现2倍频，你可以自己设计一个锁相环。我这里有dpll的设计原理，我也正在用VHDL来实现它，有兴趣一起讨论一下。我的邮箱whb9526@163.net

xzffff · 发表于 2003-8-10 11:37:02

我们一起交流交流。
我问别人是说用锁相环加延时和异或门来实现。
我看来一下帮助，可以用PLL和CLKLOCK实现锁相环。
但找不到他们的时序。
我的邮箱是xzffff@163.com

rainbow · 发表于 2003-8-11 15:39:33

应该是可以的，
shadow 能否给我一份。rainbow◎weststarchips.com

jackzhang · 发表于 2003-8-11 15:56:31

我觉得用dpll不能实现倍频，pll可以实现是因为有vco.而dpll是用计数器，这能把dpll的工作主频进行分频。
在xilinx fpga中可以使用dll来做。
如果没有dll和pll,在asic中可使用延时单元来做，但是fpga中我没有见到过延时器件，因此有可能就无法完成。

shadow · 发表于 2003-8-11 22:22:47

各位，我现在倒是产生了一个两倍频的时钟，只能保证时钟周期为参考时钟的2倍，但是占空比只有在参考频率为某些特定值时才为50％，其他情况约为50％。不知这样的时钟可不可用?

jackzhang · 发表于 2003-8-11 22:58:18

文档看不了。
你要产生两倍频与参考时钟的时钟，我想一定要有一个更高频率的dpll工作时钟吧？

shadow · 发表于 2003-8-12 13:13:07

是的，是需要一个高频率的时钟。
那个word文档可以看的。

xzffff · 发表于 2003-8-13 21:03:38

怎么文章只有两个时钟波形图的？
能不能介绍具体些？
thx

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