如何用VHDL或verilog HDL实现时钟的2倍频？

apex · 发表于 2003-8-18 11:12:30

需要更高频率的时钟作源，这种倍频没有什么意义，个人意见

shadow · 发表于 2003-8-18 23:47:25

那个文档就是我产生的2倍频。下面的是参考时钟，上面的是2倍频后的时钟。占空比不是50％但周期准确。各位看看这样的时钟能不能用啊？

CYJUN99 · 发表于 2007-1-13 16:00:23

好东西。看看

wice3 · 发表于 2007-1-13 21:54:47

03年的旧帖子怎么变成新的了

woshioc · 发表于 2008-4-8 14:29:28

kankana

liushutao · 发表于 2008-5-13 18:23:21

DPll好像不能实现倍频吧pll可以

guoyu · 发表于 2008-5-14 11:44:54

你可以上升沿下降沿各触发一次。不过一般都是用锁相环产生这样的时钟信号。

smartlionet · 发表于 2008-5-16 11:38:50

纯粹使用verilog，应该不可能实现倍频的。

helingjun1214 · 发表于 2008-5-16 11:58:08

文档看不了。

zhangbinsniper@ · 发表于 2008-5-19 09:19:24

个人觉得不能拿语言实现，因为就算写出code来，也无法综合

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