问一个简单的时序问题，一直想不明白

chang75161

代码如下，， module top(clk,reset,sync,sync1,sync2,sync3,sync4,carry
    );
input clk,reset;
input sync;

output carry;
output sync1,sync2,sync3,sync4;
//
reg sync1,sync2,sync3;
always@(posedge clk or posedge reset)
if(reset)
begin
sync1<=0;
sync2<=0;
sync3<=0;
end
else
begin
sync1<=sync;
sync2<=sync1;
sync3<=sync2;
end

wire sync4;
assign sync4=sync&sync1&sync2&sync3;

reg carry;
always@(posedge clk or posedge reset)
if(reset)
carry<=0;
else if(sync4==1)
carry<=1;
else
carry<=0;


endmodule




我要问的是为啥carry只维持一个高电平？为啥不是2个呢，，困扰了很久，，求大神解答

chang75161

回复 1# chang75161

z894811350

这要看你的sync这信号维持多久了

chang75161

回复 3# z894811350
图片上传上去没成功，，sync4最终持续了2个周期的高电平，，结果carry对应于sync4第2个时钟周期为高，，就持续了那个高电平，一个时钟周期

xyzraincold

回复 4# chang75161

得对着时钟看，看时钟上升沿有没有采到第一个sync的高电平，如果时钟只采到一个高电平那当然输出只有一个周期的高电平了，想解决这个问题也很简单，一是提高时钟频率，二是卡下时序做下处理

z894811350

回复 4# chang75161


   按照你说的，确实不应该是维持一个高电平，这种结果就是没踩到的原因。   造成这样的原因，我猜想可能是异步复位导致的，我也有和你类似的代码，没有发生这种问题。

coyoo

回复  z894811350
图片上传上去没成功，，sync4最终持续了2个周期的高电平，，结果carry对应于sync4第2个 ...
chang75161 发表于 2015-12-17 10:50

                               
登录/注册后可看大图

   sync4不可能维持2个时钟周期，如果看到了2个时钟周期，那就有问题了。
carry只有一个周期，是正确的。

高瞻forever

造成这种结果大致有两种可能：
     其一： 像你们所述，sync与时钟跳变沿不是严格对齐，导致对sync采样延迟一个周期；然而照你所述，sunc4是维持了两个周期，所以貌似这种可能是相对最终结果不产生影响的；
     其二：应该就是你所采用的异步复位所致，这也是最大的可能；导致还未来得及在跳变沿采样就已经被复位，故：carry只有一个时钟周期为高电平。
     建议：将异步复位更改为同步复位，即：将reset与clk同步处理。再进行仿真查看结果。

高瞻forever

刚刚将你的代码down了下来，并简单编写激励进行了仿真。得到结论：
   由于你的sync4是由组合逻辑产生，因此sync4并不是你所说的维持几个周期，而是在sync变为低或则reset信号变为高时立即翻转变为低，而carry信号是在clk上升沿触发的，所以sync4与carry为高电平的时间不一致是理所当然的。

高瞻forever

刚刚将你的代码down了下来，并简单编写激励进行了仿真。得到结论：
   由于你的sync4是由组合逻辑产生，因此sync4并不是你所说的维持几个周期，而是在sync变为低或则reset信号变为高时立即翻转变为低，而carry信号是在clk上升沿触发的，只有在触发沿才能发生翻转，所以sync4与carry为高电平的时间不一致是理所当然的。