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楼主: winever

[资料] RTL Design Style Guide for Verilog HDL

发表于 2018-1-30 20:11:46 | 显示全部楼层

thnx!

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发表于 2018-1-31 14:52:07 | 显示全部楼层

你好，谢谢

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发表于 2018-2-4 21:18:51 | 显示全部楼层

学习了，谢谢。

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发表于 2018-3-19 11:00:11 | 显示全部楼层

后端也要熟悉和学习！

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发表于 2018-3-19 11:04:13 | 显示全部楼层

Thanks

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发表于 2018-4-3 10:45:55 | 显示全部楼层

多谢分享！！

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发表于 2018-4-5 12:07:32 | 显示全部楼层

thanks for sharing

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发表于 2018-4-5 17:48:09 | 显示全部楼层

非常好的资料，非常感谢。。

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发表于 2018-4-27 22:51:45 | 显示全部楼层

参考下，谢谢分享

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发表于 2018-5-1 16:27:48 | 显示全部楼层

参考参考，看看有什么收益

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