自己写的DDR2控制器（含PHY）在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】

gasont · 发表于 2014-7-2 14:25:57

楼主神人

ricvadim · 发表于 2014-7-4 00:38:19

Ok, very good.

sky_5294 · 发表于 2014-7-11 17:02:13

楼主好牛啊。正在学习中，以后有问题来请教你哈。谢谢经验分享。

seablue520 · 发表于 2014-7-12 11:39:41

非常好的帖子收藏学习

zhoushen_kr · 发表于 2014-7-24 18:03:52

你好，作为一只菜鸟，我有一些关于时钟的问题一只搞不懂；我的fpga综合出来的时钟频率才100M，是通过优化代码还是时钟约束才能让它跑的更快些？还有ddr 的时钟频率达到好几百兆，我选的是spartan6，文档说它可以驱动ddr2,ddr3，但我担心要是全局时钟跑不到这么快怎么办，都不敢用了

fkzh2651 · 发表于 2014-7-24 18:31:33

哈哈

woaichengdian · 发表于 2014-7-24 21:15:42

楼上那些一上来就问楼主要源代码的真没有道德。。

ra3d · 发表于 2014-8-19 00:47:34

这些都是举片内电路为例，IO的可以同理类推，手段类似。。。

goswami · 发表于 2014-8-27 12:30:00

回复 27# Timme

很佩服楼主的探索精神，时钟与数据同步延迟的布局布线设计在具体的接口设计中用的很多，非常适用于单向的pipeline处理，但如果有很多反馈信号就比较麻烦了，这时要考虑的是连续的时钟skew带来的负面影响，长链反馈信号就成了这个设计的噩梦，不知楼主怎样处理的，fifo还是异步握手？

xhy04540451 · 发表于 2014-9-3 13:08:53

不错不错！

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