自己写的DDR2控制器（含PHY）在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】

tao2000 · 发表于 2013-11-17 16:29:24

存疑，先把那个工程下下来看看

df_lala · 发表于 2013-11-28 09:49:53

果断mark

yangyang1224 · 发表于 2013-12-5 16:22:27

mark yige

wgch19890113 · 发表于 2013-12-9 20:54:08

回复 100# lordlion
您好，请教一下DDR2控制器。我调用DDR2 IP核，一旦例化到工程中，就会出现各种问题。请问您知道例化后需要做哪些修改吗？特别是UCF文件。有一个错误完全不知道什么意思，敬请指教，非常感谢。错误如下：Incomplete connectivity. The pin <PAD> of comp block <DDR2_B/u_ddr2_infrastructure/clk200_n> is used and partially connected to network
<DDR2_B/u_ddr2_infrastructure/clk200_n>. All networks must have complete connectivity to the comp hierarchy and the
connectivity for this pin must be removed or completed.

starzhang · 发表于 2014-3-7 10:21:08

mark 有空在仔细研究下

sky_5294 · 发表于 2014-4-11 09:19:13

这个在FPGA板上就不需要做data-training了吧？或者说这个MC有带data-training么？

菜鸟要飞 · 发表于 2014-4-11 11:06:49

回复 138# HADIST

怎么搜索某人的帖子呢？彭老湿

lp316 · 发表于 2014-4-19 19:17:50

回复 135# yadog

个人理解顶层、设计、时序、调试都是可以分开的，各方面都很重要吧

pengtyou20 · 发表于 2014-4-30 15:05:15

完整看完了，膜拜中

UNice · 发表于 2014-4-30 15:22:01

楼主好有耐心啊，赞一个，
不过这个不是有核吗？自己写有什么优势呢？

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