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楼主: Timme

[讨论] 自己写的DDR2控制器(含PHY)在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】

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发表于 2013-9-1 07:46:08 | 显示全部楼层
LZ应该是做过mixed-signal ASIC的吧,思路非常清楚。不错
发表于 2013-9-1 07:52:35 | 显示全部楼层
很多概念不管是不是在工业上可行,但基本走的是ASIC的路子。
发表于 2013-9-1 13:26:35 | 显示全部楼层
膜拜,受益匪浅,这样的讨论多些就好了,我们这些刚入门的就可以成长的快一些了,十分感谢LZ
发表于 2013-9-13 09:45:57 | 显示全部楼层
您好,牛人学长,看到您的帖子,各种膜拜,小弟最近被布置了一个DFI和xilinx v7的ddr phy的任务,现在是令基础,请问,能不能给推荐一下学习方法和资料?多谢
发表于 2013-9-15 18:59:26 | 显示全部楼层
Mark
Maybe usefull for NAND PHY design
发表于 2013-9-16 16:11:47 | 显示全部楼层
多年论坛中为为数不多的好帖,顶!
发表于 2013-9-21 14:51:03 | 显示全部楼层
弱弱地问一下楼主,在27楼提到“手动时钟--创建共同时钟路径”。如果对这两个寄存器做手动PR,将这两个寄存器约束到同一个LAB中,那么这两个寄存器的时钟路径共享绝大部分。时钟信号路径从PLL输出开始,经过CLKCTRL,然后通过GCLK分布到所有LAB。对这两个寄存器而言,这些路径完全一样。时钟路径到达LAB内部后才会分叉,分别为这两个寄存器提供时钟信号。也就是说,这两个寄存器的在LAB以外的时钟路径是同一条路径,只有在LAB内部时钟路径才会分裂成两条路径(而这两条路径都非常短)。而TimeQuest在做时序分析时会考虑到CRPR,这样的话时钟路径的OCV对时钟频率的影响就非常小了。
我的疑问: 如果将这两个寄存器约束到同一个LAB内,不仅会使数据路径变短,而且会使时钟路径的OCV影响最小化,哪儿楼主的“手动时钟树 -- 创建共同时钟路径”是不是多余了?
发表于 2013-9-21 15:46:13 | 显示全部楼层
留个Mark~
发表于 2013-11-14 19:25:15 | 显示全部楼层
完全没看懂
发表于 2013-11-17 14:57:00 | 显示全部楼层
祝贺!不容易啊!
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