自己写的DDR2控制器（含PHY）在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】

zhenli888

时序的东西，感觉很复杂

gongping

谢谢分享经验！！！！！1

Timme

回复  Timme

这么说吧，你的钻研精神可以，但是路线不对，或者说你以前不是做FPGA的，你对FPGA的理解只 ...
chen851112 发表于 2013-2-24 09:37

                               
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有话请明说。。。

DZ小亮

回复 105# chen851112


    顶，好帖子！！

coyoo

回复  Timme
如果我是10000门的逻辑，你的说的东西你还能搞定吗，10000门相当于现在中等规模FPGA的1%不到 ...
chen851112 发表于 2013-2-25 08:17

                               
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这个帖子还是能学到不少东西的，至少时序约束方面我觉得Timme还是比较牛的。

另外，似乎很多人对于手动P&R不屑，其实现在的EDA工具也好，厂商也罢，提供的东西越来越方便、庞大，同时也越来越傻瓜，就像傻瓜照相机一样，无形中EDA工程师也越来越被抬到了高处，对于“底”下的东东了解的也越来越少了，甚至不了解也能进行FPGA设计开发，呵呵！

PS:现在学校还教DOS吗？！！！


如果可能，希望Timme开坛讲讲时序约束吧（TimeQuest，SDC等等）！

coyoo

“一个寄存器的Tsu/Th大概是50ps，Tco大概85ps，同一个LAB的互联延时大概200ps，“

这些时间信息从ALTERA的手册上可以查得到吗？我最近设计基于FPGA的TDC，似乎手册上查不到相关这些时间信息数据。另外一个问题是这些时间数据margin范围多大？我想应该不是一个fixed的值。

coyoo

回复  coyoo
首先，我想说明的是底层的东西必须了解，但是得按照它的规则来。不要想当然。
至于UCF和SDC ...
chen851112 发表于 2013-2-25 16:31

                               
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假如常温时寄存器的Tsu是50ps，那么80度时你认为Tsu会变成多少？会到100ps吗，100%的增加？我觉得不至于吧。

所以，如果常温50ps，80度不超过60ps（只是举个例子）对于Timme这个应用应该影响不大吧

574920045

回复 6# Timme


    楼主能否开坛，说说怎么写，怎么调，设计调试的注意的问题，如何解决问题的！向我们不知道的该学习哪些知识点！！！

574920045

回复 111# chen851112


    通常是软件自动布线的吧，感觉如果想性能好，稳定的话，时序约束很重要吧，因为软件毕竟比人的准确点吧，可能可以人为的改变布局，不知道我的理解是否正确！！！请多指教！！！

Timme

假如常温时寄存器的Tsu是50ps，那么80度时你认为Tsu会变成多少？会到100ps吗，100%的增加？我觉得不至于吧 ...
coyoo 发表于 2013-2-25 16:53

                               
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   这个延时还是不能光看DS，还是以TimeQuest为准，毕竟我们是以TimeQuest来“sign-off”

在ASIC里，min/typ/max Corner的延时值大约是1:2:3，但在TimeQuest里，最快的Corner和最慢Corner的延时也不过接近1:2（Altera提供了9个Corner，对于工业级器件），这是因为这些Corner都是同样的电压。。。对于同一个温度，快工艺和慢工艺的延时大概是2:3（比如MIN_fast_0c和slow_0c两个库）

在同一个Corner里，early/late路径的OCV大概是5%。

我写那东东里面的值都是凭印象估的，为了体现方法而已，不准是肯定的，数量级应该是对的，除了OCV我设的明显一点。。。