自己写的DDR2控制器（含PHY）在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】

coyoo · 发表于 2013-2-26 10:48:15

这个延时还是不能光看DS，还是以TimeQuest为准，毕竟我们是以TimeQuest来“sign-off”

...
Timme 发表于 2013-2-25 18:49

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我明白你意思！

我的担心其实也是Chen的担心，就是不同corner之间以Tsu为例，会否从50ps跨越到100ps这样大。单corner下5%的margin还是不错的。不过一般设计还是要考虑multi-corner的。

对于延时信息以TQ为准，我可以接受你的观点，就如我在我的设计中得到的如下图所示的延时信息一样，只是我一直无法找到下图所示的信息的有效支持（比如ALTERA的官方宣示等），也许TQ就是代表ALTERA了，呵呵
Trig从dataf进来时Adder的处理时间.JPG

coyoo · 发表于 2013-2-26 10:55:24

回复 coyoo
好吧你已经进沟里了。如果有100个寄存器你手动可以，1000个呢，你知道时钟网最高速度能到多少 ...
chen851112 发表于 2013-2-25 16:59

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我也明白你的意思了，我想是你误解了Timme的意图了。

我想Timme并不是引导大家对整个工程进行人工P&R，一般人工布局布线也只是对微小的局部而已

加油99 · 发表于 2013-2-27 08:53:51

请问Cyclone IV GX上用MegaFuction，DDR2能跑到667吗？或者说你估计能跑到667吗？

andydlj · 发表于 2013-2-27 20:01:49

好东西啊有没有说明啊？

jeffyking · 发表于 2013-2-28 20:28:54

精彩的讨论，我来加入。对STA有少许了解。通常用于STA的，都直接取worst case值。做timing库的时候，直接只提供worst case的corner。所以不要考虑其它corner了，对STA来说没意义。STA给的sign off就是说，STA过了的，设计稳定，因为已经pass worst case了。但是有些设计没过STA，也能工作，就是说，没在worst case时，能工作，但不保证worst case能工作哈。

zongkai2003 · 发表于 2013-3-7 11:46:45

回复 1# Timme

我可以手动对Altera的PHY进行约束嘛，就按照你现在的做法？

hllyh · 发表于 2013-3-9 11:05:34

受益匪浅！谢谢楼主！

McuPlayer2013 · 发表于 2013-4-9 21:55:07

楼主对时序约束和优化讲得很好，感谢您的分享

l1f2ng · 发表于 2013-4-19 22:42:51

谢谢LZ分享设计的经验！
请教一下LZ， DQS应该有个en输出使能，对于写或读这个gating如何做约束呀？

Timme · 发表于 2013-4-20 00:45:34

谢谢LZ分享设计的经验！
请教一下LZ， DQS应该有个en输出使能，对于写或读这个gating如何做约束呀？
l1f2ng 发表于 2013-4-19 22:42

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Timequest并不直接支持Clock Gating Check，不过绕个小弯就可以了。用set_net_delay -min/max [get_pins...]分别约束CK->EN_FF|CLK、EN_FF|Q->ECK、CK->ECK三条路径，就可以实现Gating的完整约束了。

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