自己写的DDR2控制器（含PHY）在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】

amty0123 · 发表于 2014-5-25 18:32:33

感謝樓主提供訊息很多值得學習

chenjinyang · 发表于 2014-5-29 23:54:01

看了整个帖子获益匪浅 ! 有一个事情想请教大神不知道是否合适
我也是自己写的ddr2控制核，在开发板上运行到400，满足要求就没像您这样再做程序上的约束优化！
悲剧的是我自己设计PCB，带美光的ddr2，结果做了两版布线总是有问题，几万块钱没了，目前这个问题成为项目进展的拦路虎，能否共享些DDR2的PCB设计上的注意因素和具体的阻抗匹配和布线解决方法，或者我再做一板时候麻烦咱们电话联系后帮我把下关！谢谢了~

chenjinyang · 发表于 2014-5-29 23:56:38

学习了很多东西！

pornanier · 发表于 2014-5-31 23:18:32

看了楼主的贴，方知天外有天，人外有人！你说人的差别怎么就这么大呢？

sklfront · 发表于 2014-6-1 09:39:26

有意思！

zhaowenzhe · 发表于 2014-6-1 13:53:31

受教了~之前自己也写过，可惜没有调出来。

zhaowenzhe · 发表于 2014-6-1 14:18:31

后来用的是xilinx和altera自带的DDR控制器，以及购买的denali的软核（包括软PHY），但是频率极低，只能跑到75、150MHz。楼主的这个分析让人眼前一亮，之后我也自己试一试。

pusher_yxg · 发表于 2014-6-11 14:31:20

按ASIC设计思路使用FPGA，牛X！

pusher_yxg · 发表于 2014-6-11 14:34:08

我们做FPGA都比较忌讳用多时钟域的。就不知在高低温下、不同批次芯片间的这种时钟域的相互转换的可靠性如何。

df_lala · 发表于 2014-6-12 10:13:53

这个做法是可以跑很高的性能，但是继承性不好。

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