自己写的DDR2控制器（含PHY）在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】

justfigo · 发表于 2015-12-21 21:22:01

回复 29# Timme
您好，我遇到一个关键路径：BRAM输出端口到DFF的输入端，因为这个设计使用了大量的RAM，大约占FPGA BRAM的60%，对于这种情况有什么好的方法减小route delay（布线的延时）？可以通过手动的布局来优化吗？

yhm_liang · 发表于 2016-1-5 15:23:56

楼主大牛啊，我们买的PHY IP几十万美刀，思路和楼主的还有点像。

xmshen · 发表于 2016-1-7 15:57:31

HAOTIE HAOTIE

wsjc1999 · 发表于 2016-4-27 22:11:14

回复 1# Timme

向高手学习！

why198729 · 发表于 2016-5-10 16:30:58

楼主，你好！目前学习DDR3，如何在FPGA将DDR3封装成FIFO或者BRAM，求教，谢谢！有做相似的，加Q：445097329，相互讨论，学习。

why198729 · 发表于 2016-5-10 16:33:51

楼主，你好！最近也在学习DDR3，请问如何将DDR3封装成一个任意的FIFO 或者BRAM。有相似项目的，加Q：445097329，一起讨论学习，谢谢！

newwalkman · 发表于 2016-7-26 14:58:54

27楼的回答需要研读

zqsteve · 发表于 2016-7-26 19:42:51

回复 1# Timme

认真吧帖子学习了一遍，感觉ASIC大牛来玩FPGA真是绰绰有余！

神奇的海螺 · 发表于 2016-10-4 10:38:43

学习了，大神！！！

haiming_2003 · 发表于 2016-10-26 13:22:51

回复 45# Timme

版主很牛啊。。。

[讨论] 自己写的DDR2控制器（含PHY）在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】