在设计中由于要用到三个DCM , 要将第一DCM 的倍频输出 提供给其他两个DCM同时当做时钟输入。 可是布局布线老是出现这样的错误。官网查了下也没有关于这个错误的分析。Place:962 - A DCM / BUFGCTRL clock component pair have been found that are not placed at an optimal DCM / BUFGCTRL site pair. The DCM component <u1/DCM_SP_INST> is locked to site <DCM_X0Y1> and the corresponding BUFGCTRL component <u1/CLK0_BUFG_INST> is locked to site <BUFGMUX_X0Y9>.