关于时序约束，该怎么开始？

dexter2046

各位大神，我现在做一个FPGA的项目，现在verilog代码写得差不多了，通过modelsim仿真出来的数据看上去也没什么问题，然后我老板叫我做下时序分析，就是写时序约束，但是我才刚接触这个（之前一直只写verilog代码），现在请问几个问题，希望论坛大神指教：1. 我该怎么开始？ 是看时序报告，然后直接写时序约束文件吗？？？全都端口都要做约束吗？？？（毫无头绪怎么开始）
2. 需要布局布线之后才能做时序分析吗？？
3. 我老板还说要用chipshope看逻辑，这个是chipshope是要链接板子上调试，需要用testbench吗，不用的话，一定要上位机输入激励信号吗？？？
本人还是小白，希望大神帮助指教

anhongliang

1. 时序约束的话，建议先做全局约束，后面再对多周期路径、伪路径等特殊路径进行约束，可以查查UG612对时序分析及设计进一步了解；
2. 在设计代码的时候就应该进行时序的设计；
3. chipscope是直接加到工程中，与verilog代码一起进行实现、生成bit文件，然后后chipscope analyzer观察波形即可，网上查一下教程，比较容易使用，不用加testbench，当然也可以加一些测试代码进去，上电后自动产生测试数据。

hungon

先学着写时序约束，这个网上应该有资料，然后布局布线，再分析时序。chipscope是直接硬件调试用的，不能用testbench了，你可以将激励放在memory中，上电后自动加载激励，也可以直接用verilog写一段激励。当然，做时序分析，得知道基本的概念(setup、hold等)，知道工具是怎么分析的