求助关于同时使用3个DCM的问题

sinicic · 发表于 2012-9-1 14:48:31

不错不错！

790167426 · 发表于 2012-9-5 15:38:02

没用过，以前用两个DCM，一个vhdl，一个verilog会出问题。

ql_smbj · 发表于 2012-9-12 21:01:09

应该是MAP过程中ISE的报错吧把两个DCM位置约束一下就没问题了

摩根对冲 · 发表于 2012-9-13 15:29:07

回复 13# ql_smbj

后来把第一个的 CLKFX 的输出改为 BUFG 然后设置后面两个DCM 的 CLKIN source 属性为 internal 就可以了。好像是 ~~做了太久不记得了

woaiemc · 发表于 2012-9-16 10:49:57

一起学习下

hunk_yang · 发表于 2012-9-18 16:21:43

好像不好吧，，我觉得你这样会出现timing-error，避免这样使用，用同一个输入时钟，，用三个DCM产生3个clock这样不可以达到你要的结果？

yuayuuu · 发表于 2012-9-21 10:27:05

回复 14# 摩根对冲

应该是这样的。

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