请问这小段verilog代码可以综合吗

zhourong601 · 发表于 2010-5-21 20:39:43

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我综合不了，综合后netlist总是空的，劳烦大家帮忙讨论讨论，拜谢
module c2 (rst,in0,in1,out);

input rst;
input in0;
input in1;
output out;

// synopsys translate_off

reg out;

always @(rst or in0 or in1)
begin

if (rst)
out = 0;
else if (in0 == in1)
out = in0;

end

// synopsys translate_on

endmodule

apachee · 发表于 2010-5-21 20:56:48

不清楚，你设置开关干嘛？
好像不完整会出锁存

tjaiwxc · 发表于 2010-5-21 21:08:01

“// synopsys translate_off” 和“// synopsys translate_on”之间的代码会被DC忽略掉.
always块中的组合逻辑形成锁存了！

zhourong601 · 发表于 2010-5-21 21:14:10

那有没有办法实现这个代码的功能呢？如果用逻辑门（与，或，非）来搭建这个功能模块，其他的模块例化这个模块，并在DC综合的时候用set_dont_touch c2, 这样还会被DC忽略吗？

jemmyplus · 发表于 2010-5-22 17:21:43

你把// synopsys translate_off 和 // synopsys translate_on這二行刪除,
應該就可以綜合了.

zhourong601 · 发表于 2010-5-23 23:24:27

3ks楼上，可以综合了，为什么去掉了// synopsys translate_off 和 // synopsys translate_on就能综合了呢？这两行对DC有什么作用呀？谢谢指教

zhourong601 · 发表于 2010-5-23 23:35:14

明白了，谢谢各位的帮助

huangchangsandy · 发表于 2010-5-24 10:33:47

6# zhourong601

这两行就是综合指示语句，综合工具能够识别，然后根据指示进行综合

fangzhaoff · 发表于 2010-5-24 23:28:47

可以综合但是可能会有锁存器之类的吧

luiwei99_hjb · 发表于 2010-5-25 15:01:46

if...else不完整，综合成锁存器了

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