请问这小段verilog代码可以综合吗

icsystem · 发表于 2010-6-3 09:48:53

写法不好会导致很多问题的

icsystem · 发表于 2010-6-3 09:50:26

最好按照标准风格写

icsystem · 发表于 2010-6-3 10:08:05

这种会减少很多麻烦

zhourong601 · 发表于 2010-6-3 18:52:59

hehe,这段代码是用于异步电路设计，所以需要产生锁存器

zhourong601 · 发表于 2010-6-3 18:54:40

代码主要用于异步电路，所以需要controller的reset

huangjiajun1213 · 发表于 2010-6-3 19:34:39

学习了……嗯，那两句在DC里是忽略两句中间的内容而不加以综合的意思吧！

xaaa001 · 发表于 2010-6-3 19:53:44

大哥，你写反了。

// synopsys translate_on
// synopsys translate_off

这样就不会有问题了！

xxl2 · 发表于 2010-6-6 10:22:21

组合逻辑不能忘写else

sagegao · 发表于 2010-6-7 12:59:13

//synopsys translate_off 后DC不对直到_on内的verilog代码进行综合，所以当然得到的是空网表

zuidongting · 发表于 2010-6-7 22:57:25

else if (in0 == in1)
out = in0;
后面最好再写上else执行语句
不然这样很不严谨

[求助] 请问这小段verilog代码可以综合吗