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楼主: zhourong601

[求助] 请问这小段verilog代码可以综合吗

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skytang007
发表于 2010-6-8 12:30:17 | 显示全部楼层
//synopsys translate_off 和 //synopsys translate_on 是配对使用的。一般用于屏蔽掉代码中不需要综合的代码段（如仿真报错用的代码）。综合器在遇到 //synopsys translate_off 命令后就会忽略掉之后所有的代码行直到遇见 //synopsys translate_on 为止
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zhourong601
 楼主| 发表于 2010-6-8 18:59:47 | 显示全部楼层
谢谢给位指教
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amormio124
发表于 2010-6-8 22:58:03 | 显示全部楼层


“// synopsys translate_off” 和“// synopsys translate_on”之间的代码会被DC忽略掉.
always块中的组合逻辑形成锁存了！
tjaiwxc 发表于 2010-5-21 21:08

                               
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楼上正解！！
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well_fish
发表于 2010-6-10 14:13:20 | 显示全部楼层
你让DC都注解掉了还让它综合什么？
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QHERO
发表于 2010-6-26 19:09:07 | 显示全部楼层
学习了，哈哈
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糖果梦溪
发表于 2010-6-29 16:48:13 | 显示全部楼层
同学~~
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mybeloving
发表于 2010-6-30 23:26:59 | 显示全部楼层
学习了。。。。。。。。。。。
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HenryLai
发表于 2010-7-1 09:48:10 | 显示全部楼层
應該不會被合成 latch, 應該是一堆combinational logic
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