设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 请问这小段verilog代码可以综合吗

1 2 34 / 4 页

发新帖

楼主: zhourong601

[求助] 请问这小段verilog代码可以综合吗

发表于 2010-6-8 12:30:17 | 显示全部楼层

//synopsys translate_off 和 //synopsys translate_on 是配对使用的。一般用于屏蔽掉代码中不需要综合的代码段（如仿真报错用的代码）。综合器在遇到 //synopsys translate_off 命令后就会忽略掉之后所有的代码行直到遇见 //synopsys translate_on 为止

回复支持反对

楼主| 发表于 2010-6-8 18:59:47 | 显示全部楼层

谢谢给位指教

回复支持反对

发表于 2010-6-8 22:58:03 | 显示全部楼层

“// synopsys translate_off” 和“// synopsys translate_on”之间的代码会被DC忽略掉.
always块中的组合逻辑形成锁存了！
tjaiwxc 发表于 2010-5-21 21:08

登录/注册后可看大图

楼上正解！！

回复支持反对

发表于 2010-6-10 14:13:20 | 显示全部楼层

你让DC都注解掉了还让它综合什么？

回复支持反对

发表于 2010-6-26 19:09:07 | 显示全部楼层

学习了，哈哈

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2010-6-29 16:48:13 | 显示全部楼层

同学~~

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2010-6-30 23:26:59 | 显示全部楼层

学习了。。。。。。。。。。。

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2010-7-1 09:48:10 | 显示全部楼层

應該不會被合成 latch, 應該是一堆combinational logic

EETOP创芯人才网职位发布入口

回复支持反对

1 2 34 / 4 页

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /2

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-4-29 21:55 , Processed in 0.030753 second(s), 8 queries , Gzip On, MemCached On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表