大家帮忙看看这小段Verilog代码，多谢！

psd0208

always @ （negedge nReset or posedge CLK)
if(!nReset)
begin
     a<=0;
     b<=0;
     c<=0;
end
else
begin
     a<=a;
     b<=b;
     c<=c;
    if(d)    a<=a+1'b1;
    if(e)
    begin
      a<=0;
      c<=0;
      if(d || a)                       c<=1;
      if(a>b)                         b<=a;
      if(d && a+1'b1)>b)       b<=a+1'b1;
    end
end

我觉得有点问题：如果d和e同时都成立的话，那么a到底是执行加1还是置0呢？

但是这段代码编译确实没有问题的，可以正常使用。非常的疑惑啊。望高手指点。

psd0208

自己顶一个哦 不然沉了

chit_wps

这代码写的。。。。。
你说的编译没问题 不代表功能正确
你仿一下就知道了 到处都是错

psd0208

楼上何处此言 能否说的详细点 这是已经实现的项目里抽出来的一小段 我看不明白

其他没什么问题的 我就是有“如果d和e同时都成立的话，那么a到底是执行加1还是置0呢？”的疑惑

psd0208

这代码写的。。。。。
你说的编译没问题 不代表功能正确
你仿一下就知道了 到处都是错
chit_wps 发表于 2009-10-15 14:08

                               
登录/注册后可看大图

刚才确实有点问题，现在改好了。

chit_wps

如果你这个是已经实现的项目 只能说明有其他的逻辑保证了这部分功能的实现
比如其他逻辑保障了d和e不会同时有效 所以就不会出现你说的冲突问题
单看这段code 怎么会没有问题。。。

psd0208

如果你这个是已经实现的项目 只能说明有其他的逻辑保证了这部分功能的实现
比如其他逻辑保障了d和e不会同时有效 所以就不会出现你说的冲突问题
单看这段code 怎么会没有问题。。。
chit_wps 发表于 2009-10-15 14:20

                               
登录/注册后可看大图

看代码可以看到的是d和e是可能同时有效的：

if(e)
    begin

      if(d || a)                       c<=1;

lukingstrong

把整个项目里面的一小段抽出来 不好说啊 1# psd0208

MOSFET

自己可以去仿真
这样会覆盖
多个IF都满足时后面执行的结果会覆盖前面的结果。

psd0208

貌似明白了：
begin end里面的语句是从上到下顺序执行的，所以在d和e同时有效的情况下，先执行了a+1，然后又因为满足条件而执行了a=0，这样的话最后的结果还是a=0。

不错不错！