大家帮忙看看这小段Verilog代码，多谢！

mercury123456 · 发表于 2009-10-17 18:36:34

谢谢。。。。。。

wyqkiss · 发表于 2009-10-31 22:46:01

貌似明白了：
begin end里面的语句是从上到下顺序执行的，所以在d和e同时有效的情况下，先执行了a+1，然后又因为满足条件而执行了a=0，这样的话最后的结果还是a=0。

不错不错！
psd0208 发表于 2009-10-15 14:59

登录/注册后可看大图

你说的明显不对啊
赋值语句 <=和=得区别你看懂了么
阻塞和非阻塞你还是仔细考虑下吧

psd0208 · 发表于 2009-11-2 08:28:27

22# wyqkiss

此a=0，非彼a=0

trurwong · 发表于 2009-11-2 10:14:18

这样问题很多把？reset结束了a＝a，d和e满足了，a又有其他的赋值。
这么写程序的可读性太差了，应该根据条件的优先级关系把同一个寄存器的赋值按照顺序用if elseif else写写清楚。

zhouskill · 发表于 2009-11-2 16:12:25

呵呵，看看讨论也能学到点

chit_wps · 发表于 2009-11-2 16:15:22

这代码毫无可读性

huoji39 · 发表于 2009-11-2 20:27:08

不错不错！

sghgfmu · 发表于 2009-11-3 16:19:56

我也是10#那样想的呀！

tppxp · 发表于 2009-11-4 15:27:56

楼主这样写代码，综合工具就没告诉你sythnsis-simulation mismatch的warning？？

seaview · 发表于 2009-11-4 22:34:29

先不要代码不谈功能正确性，从代码的可读性方面来讲，根本不能released.一个难以看懂的代码，在绝大多数情况下，功能是错的。

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