请教PLL中VCO控制线上的ripple是怎么引起的？

leonwenli · 发表于 2008-11-18 10:59:15

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看到书上说PLL在锁定情况下，VCO的控制线上任会有波纹（ripple），请问是怎么引起的？还有为什么PLL的bandwidth越小，ripple就越小呢？是指频率小还是振荡的幅度小？谢谢！

wfcawy · 发表于 2008-11-18 23:46:48

波纹在razavi的书上解释了产生原因，由于电荷泵的电流失配等，在锁定时pfd的输入仍然存在小的相位差，进一步转化为失配电流，而环路滤波电容电阻的串联，由电路的基本理论可知，波纹难以避免，所以通常要在并联一小电容来削弱（高阶环路），pll环路相当于低通滤波器，而ripple 相当于一个基频在fref处的高频信号，它通过lp，当然是幅度的衰减（fref 〉〉环路带宽）

lee_0314 · 发表于 2008-11-19 12:34:02

楼上的人非常强大

leonwenli · 发表于 2008-11-20 11:58:39

谢谢楼上再楼上的回答,ripple产生的原因现在已经搞懂了，可是我还是无法理解你说的后半部分,我无法在ripple的大小和环路的bandwidth之间建立一个直观的联系，能否有更具体的解释？谢谢！

zwtang · 发表于 2008-11-20 12:45:18

PLL bandwidth越小，Loop filter电容越大，参考时钟(Fref)的spur衰减越大。这样，loop filter需要片外实现。

zzx5460 · 发表于 2008-11-21 00:08:12

感谢楼主啊

wfcawy · 发表于 2008-11-21 10:45:20

谢谢楼上再楼上的回答,ripple产生的原因现在已经搞懂了，可是我还是无法理解你说的后半部分,我无法在ripple的大小和环路的bandwidth之间建立一个直观的联系，能否有更具体的解释？谢谢！

ripple其实就是基频在fref的杂波信号，它会造成我们通常所说的参考杂散，bandwidth越小，环路滤波器F（s）的高频截止频率越低，ripple通过环路滤波器时仅能留下直流（叠加在vctrl上）与低频信号，这样通过环路滤波后的ripple 波形的起伏就会变得比较缓和（越是尖锐的ripple，越是说明其中的高频成分越丰富），也就是ripple的幅度被LF削弱了

swjtuli · 发表于 2009-2-20 20:20:42

楼上的理论有理。我想问的是在前仿真的时候，单独的VCO不能起振，但是整体仿真起振，这个是否有点矛盾呢？
VCO起振是将环路中相应的某个噪声频率无限的放大，直到达到一定的幅值，但是在做前仿真的时候，是否有噪声呢？如果没有噪声，那么是将什么放大呢？
希望楼上的能回答。
另关于ripple的问题。楼上的意思是它主要由两个原因引起：一个是剩余相位，另一个是上下电流不匹配；剩余相位我不想说，我提下上下电流不匹配，如果我将cp山下电流单独做静态仿真，上下是匹配得比较好的，虽然也有大概几个nA的电流，但是可以忽略。但是在pfd+cp之后，同频同相的输入条件下，仍然会出现ripple。那我可否认为ripple仅仅是由PFD引起的呢（虽然上下电流也有不匹配）。

rainheart · 发表于 2009-2-20 22:01:24

1.我想VCO作前仿需要一个初始电压信号来代替电路中的噪声；
2.7楼的大哥说了，ripple可能是由参考杂散产生的，修改一下你的参考频率和Kvco，看看能否改善；

swjtuli · 发表于 2009-2-20 22:37:44

仍然弱弱的问下，如果上下电流不匹配会不会导致VCO的控制电压在锁定之后出现大约1个mV的起伏呢？

请教PLL中VCO控制线上的ripple是怎么引起的？

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