请教PLL中VCO控制线上的ripple是怎么引起的？

CDCQ · 发表于 2010-8-14 21:39:37

dddddddddd

happyhappyface · 发表于 2010-8-15 13:21:34

Thanks!

raduga_in · 发表于 2010-8-15 16:20:42

thanks a million !

raduga_in · 发表于 2010-8-18 00:28:08

Nice discussion !

raduga_in · 发表于 2010-8-18 00:51:16

Good discussion here !

raduga_in · 发表于 2010-8-18 07:54:18

nice discussion !

eleven111aaa · 发表于 2017-9-7 10:31:29

借宝地问一下，CP电流失配对于PLL输出时钟的影响如何仿真呢？

从此以后01 · 发表于 2017-9-7 17:02:44

回复 2# wfcawy

实现分频器的时候，怎么计算电路的建立时间和响应时间

ran1234 · 发表于 2019-10-26 11:44:30

PLL是动态稳定的，Vtune上ripple 一直有；得看稳定后ripple的波形，判断是否有其它的因素影响，非常小uV级别是正常的

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