在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
收藏本版 (163)|订阅

后端讨论区 今日: 0|主题: 22426|排名: 96 

[讨论] 关于芯片面积的计算  ...2 dreamylife 2011-10-31 1113941 trampdada 2021-7-14 17:28
[求助] macro的摆放 sunjing628 2021-7-13 32093 OLED721 2021-7-14 17:25
[求助] ict转itf 李老三 2021-7-14 12006 firewolf223 2021-7-14 17:17
[讨论] 开个帖子,大家任何关于CTS长tree以及CTS相关的问题 xingyun666666 2021-7-7 92493 xingyun666666 2021-7-14 16:40
[求助] 关于IRdrop的结果 zd7890 2021-7-13 42002 OLED721 2021-7-14 15:56
[求助] memory compiler 产生rom 的verilog模型 输入的code file怎么写? swary 2015-11-9 44444 lizhibin8718 2021-7-14 15:15
[求助] redhawk 0417多音字 2021-6-25 61767 hqqq 2021-7-14 14:27
[求助] icfb运行时生成cdl的问题 新人帖 foolboylei 2021-7-12 82017 FOREVER10 2021-7-14 11:07
[讨论] 关于加spare cell xingyun666666 2021-7-13 11549 lzqxiang 2021-7-13 11:29
[求助] QRC寄生参数提取求助 新人帖 hnaywan 2021-7-13 01089 hnaywan 2021-7-13 11:06
[求助] siliconsmart R-char SRAM时出现了问题 carter_jim 2021-7-13 01174 carter_jim 2021-7-13 10:03
[讨论] 组合逻辑路径长,时序比较紧的地方,工具会做一些优化增加绕线,这样的结果会加重后... xingyun666666 2021-7-8 22082 jake 2021-7-12 23:10
[求助] 无法compile_ultra 新人帖 sunjing628 2021-7-12 22562 quanqiutong 2021-7-12 16:28
[求助] 关于operating condition问题 zhucehuaqianma 2021-7-7 22071 xi8meng 2021-7-12 13:51
[原创] 晶圆级堆叠的网表自动合并软件 houjs 2021-7-8 22703 houjs 2021-7-12 09:04
[求助] siliconsmart求助 新人帖 zzy2442 2021-6-3 52258 function2b 2021-7-11 14:54
[求助] virtuoso导入.v网表出的是框图,怎么才能生成门电路的样子呢 xbuilder 2021-7-9 72925 xbuilder 2021-7-11 11:21
[原创] PTPX对SoC的各个模块设置不同电压和频率进行功耗仿真 dy19870425 2020-9-30 12279 zhang861616 2021-7-10 17:11
[求助] 版图反提后,发现输入电阻大,原因是什么?如何修改 wild-mountain 2021-7-10 11754 xy20190211 2021-7-10 08:55
[求助] encounter 导入design 后标准单元不显示 新人帖 ermu14 2021-7-6 51834 hahakoko 2021-7-9 22:47
[求助] 用PT导出sdf时的一个warning, ZHZIC 2020-11-13 22372 noobmaster69 2021-7-9 20:56
[求助] tluplus文件咨询 zz2020 2021-4-26 42489 lizhibin8718 2021-7-9 17:09
[求助] ICC中电源布局失败 阿斯siur 2021-7-9 01311 阿斯siur 2021-7-9 17:05
[求助] power domain 与 voltage area的区别 whitetiger 2013-1-7 54049 我在在他乡 2021-7-9 12:40
[求助] ICC中power rail的高度和site row的高度不一致怎么解决? 新人帖 荆轲123 2021-7-9 01890 荆轲123 2021-7-9 11:44
[求助] 求UMC 90nm驱动能力为1的与非门的面积 TomPaul 2021-7-2 32354 xiaocat85 2021-7-8 22:59
[求助] GFILL和GDCAP比较 longjilb 2021-7-8 03020 longjilb 2021-7-8 16:58
[求助] 请问tech lef和tf 文件是一个东西吗? zd7890 2021-7-7 13585 莫名晴天 2021-7-7 22:04
[讨论] block初始的时候是42%的cell uti,place后是52%, 这个增长是正常的吗?  ...2 xingyun666666 2021-7-1 165505 jake 2021-7-7 21:52
[讨论] 当MEM的channel中有niose时,inn会自己把某些net变成NDR吗? xingyun666666 2021-7-7 11850 mark1013392627 2021-7-7 20:49
[求助] 工艺节点越高,power越小 0417多音字 2021-7-7 11502 phoenixson 2021-7-7 17:29
[讨论] 为什么我们在try run时,要同时try run flaten和hier两个版本的netlist? xingyun666666 2021-7-7 01391 xingyun666666 2021-7-7 14:20
[原创] 新手求助,改变die size后,边界memory超出,如何调整 baihaiting 2021-7-7 02068 baihaiting 2021-7-7 10:25
[讨论] 在top时,channel 和channel less xingyun666666 2021-6-30 22271 jake 2021-7-6 23:07
[解决] power IO连不上Core Ring 机智的学渣 2021-5-22 22490 lijiasen.xy 2021-7-6 17:29
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-10-8 07:58 , Processed in 0.033695 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块