v2lvs遇到的问题

是头头呀 · 发表于 2021-7-22 08:45:53

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新手小白，最近在学习mix-signal top integration的流程，完成数字模块和模拟模块的布局布线并且加上pad

上面是v2lvs出现的warning，PCORNER_G是corner的pad，PAD60GU_SL是bond，verilog导出形式如下：write_verilog -pg -no_pad_filler_cells -no_core_filler_cells ./apr_files/$MODULE_NAME.v。

小问题1：warning中关于同一个cell 比如PCORNER_G的提示——no module declaration 和positional call to undeclare有什么区别呢？

大问题2：

test_mac是先DC ICC后再以FRAM的形式在pad_top中被使用，invert就是一个简单的反相器，充当模拟模块的角色，ICC中如下

v2lvs的命令如下：v2lvs -sn -v pad_top.v -l test_mac.v -o my_output_cdl1.cdl -lsr my_includes_file.sp -s my_includes_file.sp -s1 VDD -s0 VSS
为什么会出现这些warning和下面lvs的error呢？

请求赐教，不胜感激！！

是头头呀 · 发表于 2021-7-22 16:06:26

大部分已经解决

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