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[求助] UVM的环境问题 joeljun 2013-11-29 32141 gs2198 2014-1-17 21:53
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[求助] 用SYNOPSYS USB30 VIP来产生SPLIT传输 payne_shu 2013-8-29 44948 vostro1 2014-1-6 19:07
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[求助] put一个packet之后,一定get之后,才能继续put吗 109010118 2013-12-30 22409 109010118 2014-1-1 21:06
[求助] 请教如何建立层次画的sequence? ibrotherv1 2013-12-30 42419 ibrotherv1 2013-12-31 11:31
[原创] verilog if判断条件有关于未知值x的判断 xuhaoee 2013-12-28 77901 feiying_cq 2013-12-30 21:51
[求助] 在systemverilog中如何定义随机的自定义结构体变量 ibrotherv1 2013-12-30 12414 A1985 2013-12-30 14:07
[原创] 输入或操作 xuhaoee 2013-12-28 13492 kuolifeng 2013-12-30 11:33
[原创] ius9.2支持使用uvm1.1d版本库进行仿真么 supermanqc 2013-12-29 22367 A1985 2013-12-30 10:30
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[原创] [求助]Modelsim6.5仿真问题  ...2 dft2009 2009-12-21 167829 thu_zgy 2013-12-27 15:43
[求助] 【共5个问题,指点讨论】关于Verilog和SV中task及其内部变量是static还是automatic sages 2013-8-15 611064 lkk1988223 2013-12-27 10:02
[求助] 请教如何设置S公司AXI Slave VIP的Read Interleave功能 xd_hg 2013-12-26 04214 xd_hg 2013-12-26 21:00
[解决] verdi license kharthik 2013-12-26 02490 kharthik 2013-12-26 19:49
[求助] 急救:sequence 中rand 的变量没有随机化出数据,是什么原因? lkk1988223 2013-12-26 22411 lkk1988223 2013-12-26 16:57
[求助] spyglass检查clock_reset时遇到的问题 milly_w 2013-5-24 13546 kharthik 2013-12-26 15:38
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