请问有人在ModelSim下写过UVM的测试平台吗？

hbhbts · 发表于 2013-12-6 12:03:48

我知道你的问题的原因了，你没有在main_phase里面raise_objection
你在monitor main_phase 开头和结尾分别写上
phase.raise_objection;

phase.drop_objection;
就可以了

aprilzww · 发表于 2013-12-6 13:07:47

回复 11# hbhbts

对了对了~你好腻害啊~~~我要吧我的信元都送给你

可是我是个菜鸟不知道怎么转给你啊还有，土豪，能跟我做个朋友么？276625403

hbhbts · 发表于 2013-12-6 14:53:31

.....

etomaster · 发表于 2013-12-6 15:48:27

学习了。

zyzfgpzgh · 发表于 2013-12-9 20:55:35

回复 5# aprilzww

不好意思。我不懂systemverilog，有点看不懂你的代码。

brxue · 发表于 2013-12-10 22:49:25

这个跟仿真器没关系吧

zhangkangdouble · 发表于 2013-12-26 11:49:34

顶一个

lkk1988223 · 发表于 2013-12-26 12:30:37

加没加raise_objection ?

gs2198 · 发表于 2014-1-17 21:52:44

HHHHHHHHHHHHHHHHHHHH

[求助] 请问有人在ModelSim下写过UVM的测试平台吗？