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[求助] 怎么在VC中实现systemc与verilog联合仿真 lilyzhong 2014-4-24 01881 lilyzhong 2014-4-24 14:24
[求助] 请问type::type_id::get()和type::get_type()有什么区别? creese 2014-4-17 56339 creese 2014-4-24 13:23
[求助] 请问有什么工具可以类似leda检查RTL一样对testbench的code进行检查的吗? ee_joe 2014-4-23 02247 ee_joe 2014-4-23 22:53
[求助] 修复B7 violation的问题 snowzx 2014-4-23 01451 snowzx 2014-4-23 14:23
[原创] 做后仿时,寄存器没有打拍,而是Q端和D端波形一样,这个是hold不满足么? gerry1812 2014-4-21 02581 gerry1812 2014-4-21 14:16
[求助] pg netlist后仿时遇到的一个问题 Reals_JIANG 2014-4-20 02426 Reals_JIANG 2014-4-20 15:51
[求助] VCS_2010.06版本没有vhdlan命令,也没有VCS-mx,如何实现verilog+vhdl混合仿真? lgch11 2012-9-1 56396 1013576690 2014-4-18 22:26
[原创] 发现Candence NC-Verilog在模拟SV的队列时的内存泄露问题 liusheng83 2014-1-26 24353 liusheng83 2014-4-18 22:14
[求助] 求一份UVM CookBook的Code Examples longerzhu 2014-4-15 12027 chenfengrugao 2014-4-18 12:41
[求助] system verilog 命令 小新的元 2014-4-16 12211 chenfengrugao 2014-4-18 12:38
[求助] vhdl 通过仿真器传递参数 chen.terry 2014-4-16 02242 chen.terry 2014-4-16 18:58
[转贴] 关于ahb master的uvm的implementation hbhbts 2014-4-16 03097 hbhbts 2014-4-16 12:30
[求助] 求教ocean脚本仿真问题 星星7891 2013-3-17 12504 hujiaomianhao 2014-4-16 12:26
[讨论] 同样是formal验证 formality 和questa formal 有什么区别? chenxlchenxl 2013-1-23 46324 squirrel_216 2014-4-15 22:45
[求助] 哪位高人帮忙下载一个Synopsys的RAL实例包? 飞扬紫百合 2013-4-3 52597 sgq262 2014-4-14 16:08
[讨论] Encounter中将俩个IO紧靠排布后自动布线会变得非常慢 cyl_320 2014-4-12 01937 cyl_320 2014-4-12 17:03
[求助] NC verilog 怎么得到随机种子 wt_33333 2014-4-10 22823 seabeam 2014-4-12 14:19
[求助] 关于define类的宏 ldcyes 2014-4-3 21968 hbhbts 2014-4-11 14:43
[求助] OVM bench 中可以直接调用UVM的ip啊? forest0210 2014-4-10 32037 hbhbts 2014-4-11 14:24
[求助] 通过DPI在SystemVerilog中调用SystemC事务级函数时出错 Rinoa 2014-3-24 13262 qiushulin0000 2014-4-9 13:37
[求助] 求助 modelsim下UVM编译遇到的问题 aprilzww 2014-4-8 12540 aprilzww 2014-4-8 13:22
[原创] UVM的论文好发么 大家有人发过么 我擦泪 2013-11-11 32334 rod_home 2014-4-7 08:58
[原创] VCS_vE-2011.03 编译UVM遇到的问题,求帮助! pfw3001 2012-7-1 64356 rod_home 2014-4-7 08:53
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