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[讨论] ICCAP2011 mxh7408 2011-11-30 63854 blueinspur 2014-4-30 19:30
force的路径可以动态生成不? yecheng_110 2009-3-17 83735 yecheng_110 2014-4-30 16:33
[求助] 和RTL变化同一时钟沿采样,大家一般是怎么做的? yecheng_110 2014-4-30 01887 yecheng_110 2014-4-30 16:27
请教HSIM里面timing check的edge和pulsew的命令 benbentashushu 2009-2-20 33161 fuzhibo 2014-4-29 22:34
[求助] 求指导,抓狂中 lynn414 2014-4-28 21872 hbhbts 2014-4-29 16:51
[求助] module中参数的传递 w_wanghongqi 2014-4-23 11900 zw84611 2014-4-28 19:23
[求助] 有没有人觉得SimVision启动好慢啊 iamyuchenjie 2014-4-28 12924 zw84611 2014-4-28 19:15
[求助] channel的size默认的是1吗?怎么修改channel的size? 109010118 2014-4-26 11863 xd_hg 2014-4-28 16:48
请高手指点SVA ended construct的问题 yjh 2008-10-23 33244 alien920804 2014-4-28 10:57
[求助] vcs mx 如何添加mif文件和hex文件 getitstart 2014-4-25 12488 gata8848 2014-4-26 20:42
[求助] 求问如何用VCS实现C代码与verilog的cosim操作。 sages 2014-4-18 22180 litterstrong 2014-4-24 15:41
[求助] 上海云间半导体 icemanlv 2014-4-24 02583 icemanlv 2014-4-24 15:01
[求助] 怎么在VC中实现systemc与verilog联合仿真 lilyzhong 2014-4-24 01905 lilyzhong 2014-4-24 14:24
[求助] 请问type::type_id::get()和type::get_type()有什么区别? creese 2014-4-17 56398 creese 2014-4-24 13:23
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[求助] 修复B7 violation的问题 snowzx 2014-4-23 01467 snowzx 2014-4-23 14:23
[原创] 做后仿时,寄存器没有打拍,而是Q端和D端波形一样,这个是hold不满足么? gerry1812 2014-4-21 02606 gerry1812 2014-4-21 14:16
[求助] pg netlist后仿时遇到的一个问题 Reals_JIANG 2014-4-20 02457 Reals_JIANG 2014-4-20 15:51
[求助] VCS_2010.06版本没有vhdlan命令,也没有VCS-mx,如何实现verilog+vhdl混合仿真? lgch11 2012-9-1 56458 1013576690 2014-4-18 22:26
[原创] 发现Candence NC-Verilog在模拟SV的队列时的内存泄露问题 liusheng83 2014-1-26 24397 liusheng83 2014-4-18 22:14
[求助] 求一份UVM CookBook的Code Examples longerzhu 2014-4-15 12044 chenfengrugao 2014-4-18 12:41
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[求助] vhdl 通过仿真器传递参数 chen.terry 2014-4-16 02279 chen.terry 2014-4-16 18:58
[转贴] 关于ahb master的uvm的implementation hbhbts 2014-4-16 03159 hbhbts 2014-4-16 12:30
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[讨论] 同样是formal验证 formality 和questa formal 有什么区别? chenxlchenxl 2013-1-23 46376 squirrel_216 2014-4-15 22:45
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[讨论] Encounter中将俩个IO紧靠排布后自动布线会变得非常慢 cyl_320 2014-4-12 01979 cyl_320 2014-4-12 17:03
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