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[求助] 求助:使用uvm_mem的backdoor不成功 oscillator_cn1 2012-8-13 34810 qw342333 2014-1-21 22:16
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[求助] UVM编译时的报错 joeljun 2014-1-21 11859 A1985 2014-1-21 15:23
[求助] uvm testbench jnale 2013-12-4 33025 gs2198 2014-1-17 21:58
[求助] UVM的环境问题 joeljun 2013-11-29 31834 gs2198 2014-1-17 21:53
[求助] 请问有人在ModelSim下写过UVM的测试平台吗? attach_img  ...2 aprilzww 2013-12-4 185625 gs2198 2014-1-17 21:52
[求助] 如何编译uvm环境 myshitshit 2013-12-31 21967 gs2198 2014-1-17 21:33
[求助] 我觉得UVM1.1中的官方给的例子代码中有缺陷,请高手指教。 attach_img  ...2 qinzongqing 2012-12-28 1810472 guikun1202298 2014-1-16 12:17
[求助] Cast 语句 in OVM/UVM AstPower 2014-1-8 11741 A1985 2014-1-15 10:14
[原创] 有没有断言验证和emulator的高手呢? talktogod 2010-1-16 23657 gs2198 2014-1-14 21:53
[求助] uvm 中 transaction 定义 jnale 2014-1-8 23622 jnale 2014-1-9 09:14
[求助] 用SYNOPSYS USB30 VIP来产生SPLIT传输 payne_shu 2013-8-29 44601 vostro1 2014-1-6 19:07
debussy与nlint如何实现互相调用呢?  ...234 feitengyu 2007-12-28 349829 gsy703 2014-1-4 21:33
[求助] UVM 新手请教问题  ...2 jackyzhzh 2014-1-3 104367 dfb211 2014-1-3 13:53
[求助] put一个packet之后,一定get之后,才能继续put吗 109010118 2013-12-30 22136 109010118 2014-1-1 21:06
[求助] 请教如何建立层次画的sequence? ibrotherv1 2013-12-30 42123 ibrotherv1 2013-12-31 11:31
[原创] verilog if判断条件有关于未知值x的判断 xuhaoee 2013-12-28 77313 feiying_cq 2013-12-30 21:51
[求助] 在systemverilog中如何定义随机的自定义结构体变量 ibrotherv1 2013-12-30 12174 A1985 2013-12-30 14:07
[原创] 输入或操作 xuhaoee 2013-12-28 12746 kuolifeng 2013-12-30 11:33
[原创] ius9.2支持使用uvm1.1d版本库进行仿真么 supermanqc 2013-12-29 22064 A1985 2013-12-30 10:30
[求助] vmm_data::push_back 是什么函数 109010118 2013-12-26 21810 109010118 2013-12-29 20:48
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