在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
收藏本版 (109)|订阅

IC验证讨论 今日: 1 |主题: 6931|排名: 17 

[求助] system verilog package的使用 naonaoli 2017-8-16 12030 卡莫拉内西 2017-8-16 16:59
[求助] leda 现在换了? yuanpin318 2017-8-15 01872 yuanpin318 2017-8-15 20:42
[原创] 请教case hung住的处理 atlandis 2017-8-15 82503 atlandis 2017-8-15 17:20
[求助] cover property yuanpin318 2017-8-14 12321 qyxu1979 2017-8-14 16:01
[其它] IC验证公众账号推荐 tyxuanyuanlx 2016-6-29 54460 nanfeng237 2017-8-8 17:46
[求助] shell脚本中for循环打开文件夹的问题 冰馨若颜 2017-7-20 83100 jiegeng66 2017-8-7 15:35
[求助] 求助 virtuoso 可以自动修正offgrid问题吗?  ...2 liamy2009 2010-8-5 1514514 萍萍可以不吃馕 2017-8-6 19:06
[求助] 求助大神UVM验证问题 走进内心 2017-7-27 52709 yuanpin318 2017-8-3 17:04
[求助] 请教一个关于chartered 0.35um工艺lvs的问题 Langrange 2010-8-20 73920 lijiali_baby 2017-8-2 10:48
[求助] cadence里check and save原理图退出 wangyyxx 2017-8-1 02405 wangyyxx 2017-8-1 15:01
[求助] SV里inout类型在clocking block中的延迟是怎么算的 defera 2017-7-31 02405 defera 2017-7-31 19:24
[求助] SV的事件调度流程图,看不懂呀。。。 小科白菜 2017-7-27 32852 liangxu1986 2017-7-28 17:33
[求助] verilog(or SV)在run simulation时,可以访问到系统的物理内存里面的数据吗? asic_service 2017-7-28 01683 asic_service 2017-7-28 12:41
[招聘] Cisco ASIC verfication 招聘 asic_wang 2017-7-20 12186 nativeda 2017-7-22 00:26
[求助] System Verilog通过DPI使用C memory块 xuhaoee 2017-7-21 12758 e_epsh 2017-7-21 18:29
[求助] vcs无法启动 defera 2017-7-19 23313 defera 2017-7-20 23:34
[求助] 使用open access databese的ic设计软件会给每个view保存一个.oa文件,怎么读取呢? hztzw 2017-7-20 01998 hztzw 2017-7-20 17:38
[求助] irun后跟参数,有-f 有+DEBUSSY等。请问这个-与+的区别 恐怖分子 2017-7-19 12735 swary 2017-7-20 08:29
[求助] 有没有达人在Ubuntu下安装过Sentaurus啊,可不可以发个安装方法出来啊!  ...234 kongkung 2011-8-2 3117907 羽蛇神 2017-7-19 22:22
[原创] 请教set_black_box的设置 atlandis 2017-7-19 01820 atlandis 2017-7-19 17:41
[原创] modelsim10.0d 混合编译syetem verilog和c代码时错误更正 guolehaohao 2013-8-19 34552 tezhi 2017-7-17 21:42
[求助] 验证时只想给部分rtl加specify,谢谢  ...2 haimo 2017-7-4 115813 haimo 2017-7-17 10:21
[求助] 求助:Verdi如何利用脚本自动加载波形??  ...2 yushuiyang1986 2012-7-2 1313673 jiegeng66 2017-7-14 14:43
[求助] Help: Cadence TestBuilder daheiguo 2017-7-13 01922 daheiguo 2017-7-13 15:05
[求助] 写DUT寄存器的时候,如何让UVM中ral不更期望值? xhly2013 2017-7-12 02564 xhly2013 2017-7-12 15:14
[求助] uvm_config_db和foreach配置virtual interface Tvoyageur 2017-7-7 23364 lovehere33 2017-7-11 15:48
[讨论] sva断言log信息分析 似水如烟 2017-7-6 12968 nativeda 2017-7-11 14:54
[求助] 有人看过uvm_ref_flow_1.1里的uart组件么? oscillator_cn1 2013-12-5 44453 hitshaoqi 2017-7-10 15:47
[求助] Finesim可以对同一个电路中不同子模块进行不同的精度设置吗?? libo123 2014-8-20 26069 ssdd_yy 2017-7-8 23:30
[求助] 求问:如何用finesim/spectre测信号的延迟时间啊? bemaymay 2014-9-21 22591 ssdd_yy 2017-7-8 23:30
[求助] apb vip 的使用问题 xdbpf 2017-7-5 25091 xdbpf 2017-7-6 09:59
[求助] 如何force某个wire,只在某个instance范围内起作用? see01995 2017-7-4 32612 gaurson 2017-7-5 15:52
[求助] VHDL 功耗仿真 simonhqz 2017-7-4 12031 gaurson 2017-7-5 15:50
[求助] 编译钟文枫书上的代码有问题,求教 小科白菜 2017-6-28 22452 小科白菜 2017-7-5 15:18
[求助] 编译钟文枫书上的代码有问题,求教  ...2 小科白菜 2017-6-28 124695 小科白菜 2017-7-2 19:01
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-8-18 08:36 , Processed in 0.022357 second(s), 4 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块