看了systemverilog验证之后还是有点不懂

pcbchuxuezhe · 发表于 2017-6-6 12:13:15

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现在我在学sv的那本绿皮书，里面的例子看了一下也基本能看懂，但是使用vcs时，根本不知道如何分层和代码的编辑思路。现在很迷茫，请大神指点一下，我该怎么弄，现在就想简单使用VCS来实现一个简单的验证平台....谢谢大佬

pcbchuxuezhe · 发表于 2017-6-6 12:16:24

大佬能给个学习方向也行，多谢

清风403 · 发表于 2017-6-6 22:16:42

资料确实少，没人带的话自己捣鼓很难入门，最简单的思路就是你用verilog写一个验证，跑起来之后使用sv来实现，然后多看看1800-2012那个资料

songnp · 发表于 2017-6-7 08:35:31

synopsys公司有一个sv平台的框架，弄明白那个就算初步入门了

cheyle · 发表于 2017-6-7 09:24:59

你为啥不转到uvm上面来呢，现在纯SV搭建的验证平台很少了，当然SV是基础

angry_grina · 发表于 2017-6-7 09:40:57

zhangqiang 那本书前10章

小科白菜 · 发表于 2017-6-8 14:06:09

同新手路过~加油

pcbchuxuezhe · 发表于 2017-8-10 15:44:05

回复 7# 小科白菜

加油

wsunwind · 发表于 2017-8-11 14:57:52

可以先用verilog的思路搭建几个平台，然后转向带类的

qyxu1979 · 发表于 2017-8-14 16:03:35

不要用verilog搭建验证平台，直接参考张强那本书的平台搭建步骤，不懂得就一点点搞懂。验证入门比设计要难很多。

[求助] 看了systemverilog验证之后还是有点不懂