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楼主: albe2t

[求助] 该学哪门语言?SystemVerilog VS SystemC

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发表于 2012-2-18 00:27:36 | 显示全部楼层
任何一门学精了就好了
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发表于 2012-2-24 17:10:32 | 显示全部楼层
拜读了!!!
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发表于 2012-2-29 23:41:35 | 显示全部楼层
SV是大趋势
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发表于 2012-3-4 21:20:13 | 显示全部楼层


   
个人觉得首先学SV,再搭配一种验证方法学,比如VMM/OVM或者UVM,学会了基本上也就入门芯片验证了。
要长远 ...
dfb211 发表于 2012-1-19 23:58




    说的太好了,要学的实在很多,但首先要知道自己需要学什么~
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发表于 2012-3-5 08:54:52 | 显示全部楼层
还是SV好一些
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发表于 2012-3-5 23:24:51 | 显示全部楼层
很明显,sv
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发表于 2012-3-6 20:34:52 | 显示全部楼层
学习学习
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发表于 2012-3-9 23:40:21 | 显示全部楼层
显然systemverilog,身边确实没搞systemc的
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发表于 2012-3-10 16:26:13 | 显示全部楼层
正在学习SV
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发表于 2012-3-10 16:43:17 | 显示全部楼层
我也覺得SV比較好
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