你是用VHDL还是用Verilog HDL？

toland · 发表于 2017-2-25 17:00:18

Verilog比较直观易懂，感觉VHDL太严谨了，难受

林缘 · 发表于 2017-3-3 22:19:41

都用过，现在正在用的是VHDL

liangbowen · 发表于 2017-3-12 15:46:41

用verilog多，偶尔用vhdl，或者混用。

wx3539nice · 发表于 2017-3-16 00:19:50

只用过verilog

yucaoxilin · 发表于 2017-3-19 14:56:25

上学是VHDL，工作后投靠Verilog

jyxdg · 发表于 2017-3-21 15:50:35

VHDL其实功能很强大

14268297 · 发表于 2017-4-10 15:17:24

有了systemVerilog，VHDL还有啥优势吗？

yidingyaonvlia · 发表于 2017-4-28 16:43:10

小白，学习verilog！！

eisbergeisberg · 发表于 2017-4-30 12:19:53

verilog 的語法比較清楚不過 Hdl Chip Design: A Practical Guide for Designing, Synthesizing & Simulating Asics & Fpgas Using Vhdl or Verilog的國外人Douglas J. Smith寫的書有verilog 和VHDL

Dany20 · 发表于 2017-5-8 23:26:55

学习的时候是VHDL，工作以后使用Verilog，感觉Verilog上手很快

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