你是用VHDL还是用Verilog HDL？

kellyyang · 发表于 2014-12-11 17:07:52

verlog hdl比较主流

笑陵韵 · 发表于 2014-12-12 15:29:09

当年问过同样的问题，Verilog简单方便，vhdl语法比较严谨，不过据说综合出来的电路更契合硬件底层

cameion · 发表于 2014-12-13 17:05:08

VHDL语言严谨规范，程序中对语言检查严格，容易调试；
Verilog　HDL随意，流畅，程序中对语言检查不够严格；

建议：初学者还是选用VHDL好，容易养成良好硬件编程习惯；
　　　有一定基础后再学Verilog，用VHDL的良好习惯写Verilog代码；
　　　所谓容易上手：两者语言都很容易，关键是要理解硬件编程的规律是在写硬件电路。

个人意见，仅供参考！

dr11001 · 发表于 2015-1-9 23:18:04

当然verilog,学校都交这个

lcxi2727 · 发表于 2015-1-10 09:47:36

回复 483# cameion
小杜先生，你的数字解调没讲均衡啊，实际工程作为参考是硬伤，怎么办

freedomistic · 发表于 2015-1-10 12:49:41

主流是Verilog，如果是做这一行两种都要掌握的。

约瑟叔叔 · 发表于 2015-1-11 13:32:38

verilog比较好上手一些。

fruitwolf · 发表于 2015-1-11 13:35:51

Verilog感觉是主流呀

woai2020 · 发表于 2015-1-15 14:40:22

verilog飘过

steven_794 · 发表于 2015-1-15 16:08:16

回复 1# buley

Verilog HDL還不錯用~

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