你是用VHDL还是用Verilog HDL？

pswang225 · 发表于 2014-12-2 22:51:07

verilog, 比较简洁，容易上手

mac2012 · 发表于 2014-12-6 16:06:40

专业人士好像都得精通

walterqin · 发表于 2014-12-9 13:20:27

verilog，和c很像好上手

chen470698 · 发表于 2014-12-10 17:05:36

verilog哈哈

qi078 · 发表于 2014-12-11 14:08:12

Verilog容易上手。开始接触C。学FPGA的时候，VHDL看着不是很好理解，Verilog感觉太熟悉了。

kellyyang · 发表于 2014-12-11 17:07:52

verlog hdl比较主流

笑陵韵 · 发表于 2014-12-12 15:29:09

当年问过同样的问题，Verilog简单方便，vhdl语法比较严谨，不过据说综合出来的电路更契合硬件底层

cameion · 发表于 2014-12-13 17:05:08

VHDL语言严谨规范，程序中对语言检查严格，容易调试；
Verilog　HDL随意，流畅，程序中对语言检查不够严格；

建议：初学者还是选用VHDL好，容易养成良好硬件编程习惯；
　　　有一定基础后再学Verilog，用VHDL的良好习惯写Verilog代码；
　　　所谓容易上手：两者语言都很容易，关键是要理解硬件编程的规律是在写硬件电路。

个人意见，仅供参考！

dr11001 · 发表于 2015-1-9 23:18:04

当然verilog,学校都交这个

lcxi2727 · 发表于 2015-1-10 09:47:36

回复 483# cameion
小杜先生，你的数字解调没讲均衡啊，实际工程作为参考是硬伤，怎么办

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