你是用VHDL还是用Verilog HDL？

hgd2zp · 发表于 2013-10-20 18:16:27

用verilog三年了，呆过的公司都是使用verilog。

hgd2zp · 发表于 2013-10-21 09:08:09

做asic设计三年了，一直用verilog

烈阳冻雪劲风声 · 发表于 2013-11-4 21:39:50

我是做ASIC的，最开始学的就是verilog，后来再看VHDL时感觉不太习惯，语法似乎比较繁杂，所以也就干脆一直用verilog了

wind_vip · 发表于 2013-11-7 16:41:47

公司他M的要求只能用VHDL。。。。

adamsogood · 发表于 2013-11-8 23:39:12

回复 345# wind_vip

什么公司？肯定是老同志比较多吧。。。呵呵

yglun · 发表于 2013-11-17 14:44:00

主要还是用verilog,少量夹杂vhdl。

hilbertyuan · 发表于 2013-11-17 18:25:30

Verilog

hgd2zp · 发表于 2013-11-19 12:04:35

用verilog

jiachong61 · 发表于 2013-11-21 15:35:02

VHDL
感觉更好用，欧洲都用的是的VHDL

nchuoban · 发表于 2013-11-24 10:38:41

感觉潮流是log，但是老一代的还是vhdl啊

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