在cadence 里如何仿真带verilog-A的模块？

talanton · 发表于 2012-12-7 11:36:18

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1.我有个电路，里面有个模块是用verilog-A写的，其他是正常的，用cadence如何仿真？电路检查没错，可仿真的时候出现the netlist may be corrupt or may not be produced at all，怎么回事，怎么解决？
2.能不能导出网表在hspice中仿真？

lucia_wan · 发表于 2012-12-7 16:48:52

verilogA可以用spectre仿真啊

薛定谔的太极拳 · 发表于 2012-12-7 17:19:49

spectre。。。。

lustephen · 发表于 2012-12-7 18:03:37

来学习下啊

ryan_uestc · 发表于 2014-4-8 13:28:09

回复 1# talanton

你好，我也是新学习Cadence仿真用verilog-A编写的模块。。出现了跟你一样的问题，也是说网编损坏或者没生成，请教下这是什么原因造成的，怎样解决呢。。。谢谢

ably · 发表于 2014-4-9 18:42:10

回复 5# ryan_uestc

有什么资料可以学习一下如何仿真verilogA 模块吗？

ryan_uestc · 发表于 2014-4-9 20:55:33

回复 6# ably

我也是新学，主要靠论坛和几个pdf,共享下。。

Verilog-A 用户手册.pdf (4.53 MB, 下载次数: 2292 )

Verilog-A_参考指导书.pdf (2.18 MB, 下载次数: 1721 )

Verilog-A-教程.pdf (276.41 KB, 下载次数: 1557 ) 请教这样一个结构的电路图该怎么表示呢，主要是受控电流源这里不知道怎么表示，知道的，求助啊。。

ershier86 · 发表于 2014-5-20 23:19:19

谢谢分享，！

quantumdot · 发表于 2014-5-20 23:59:32

spectre支持Verilog-a的symbol，之所以报错是你原电路中有错，检查一下各模块是否有问题，或者verilog-a代码

gq101120055 · 发表于 2014-6-26 16:41:08

谢谢分享！

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