在cadence 里如何仿真带verilog-A的模块？

yixiao_ic · 发表于 2018-11-20 13:02:26

谢谢分享。。

fighting-ee · 发表于 2018-11-20 19:45:20

thanks

free_zhang · 发表于 2018-11-26 13:46:12

goodjob

Thomas_Bai · 发表于 2019-1-15 13:45:02

学习了。。。。。

zh1532 · 发表于 2019-1-16 10:10:44

有可能是你VerilogA写的是正确的，但是module的顺序不正确，可以把你的主module放到前面

Leo1617 · 发表于 2019-1-23 17:21:34

感谢感谢

一起走2419 · 发表于 2019-3-20 11:17:18

感谢分享

衰神 · 发表于 2019-3-25 11:14:55

thanks

madfree · 发表于 2019-4-22 21:09:04

怎么就没人问过怎么创建用verilog-A来写的模块呢？

zgezi · 发表于 2019-10-11 14:49:34

ryan_uestc 发表于 2014-4-9 20:55
回复 6# ably

层主知道怎么在Verilog-A模型中加入统计量参数吗？想跑模型的MonteCarlo

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