在cadence 里如何仿真带verilog-A的模块？

tsai2 · 发表于 2015-5-8 11:33:20

回复 1# talanton

yes you can cdl out translate

ttttox · 发表于 2015-5-12 16:07:30

回复 3# 薛定谔的太极拳

请问Verilog文件怎么用spectre仿真？谢谢！

最初的梦想 · 发表于 2015-6-28 10:38:30

谢谢分享

946166920 · 发表于 2015-7-26 16:05:33

谢谢分享

道高一尺半 · 发表于 2015-8-1 10:09:31

如图，在ADE界面中，点击 setup -->design；

在弹出的窗口中，

选择Viewname为config，其他的仿真设置就跟以前一样就行了。。

ywapdy · 发表于 2015-8-6 23:11:37

回复 7# ryan_uestc
谢谢分享

lifestyle · 发表于 2015-8-24 14:09:43

谢谢分享

skybb44 · 发表于 2015-8-28 10:58:29

谢谢分享!!!

liudahe · 发表于 2015-9-14 22:32:03

谢谢分享！

黑夜106 · 发表于 2015-9-17 16:34:11

谢谢分享

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