在cadence 里如何仿真带verilog-A的模块？

plmqa · 发表于 2018-5-20 18:08:26

谢谢分享！！！

洋仔 · 发表于 2018-7-21 21:53:30

本帖最后由洋仔于 2018-7-21 21:55 编辑

ADE -> setup -> environment -> switch view list 里添加veriloga 1532181343(1).jpg

alex_2012 · 发表于 2018-8-7 20:16:21

感谢楼主分享，

eetop.cn_Verilog-A_参考指导书里讲了schematic和veriloga仿真的方法，

还要再仔细研究一下，

谢谢啦

zhaoyang_1210 · 发表于 2018-8-29 20:09:17

谢谢分享

122013137 · 发表于 2018-8-30 12:07:04

导出网表在hspice中仿真

gongjiang · 发表于 2018-9-3 03:50:20

Maybe you should open and save your veriloga file

辽东废人 · 发表于 2018-9-3 09:00:40

谢谢分享

Brock · 发表于 2018-9-4 02:21:43

这个是不是有的schematic改了以后没有保存。

1354446411 · 发表于 2018-11-8 15:25:50

谢谢分享！

[求助] 在cadence 里如何仿真带verilog-A的模块？