在cadence 里如何仿真带verilog-A的模块？

yangptzn · 发表于 2015-11-8 14:56:57

学习中

mangangmsn · 发表于 2015-11-13 14:37:11

谢谢，看看是否有用

小笨55 · 发表于 2016-4-17 21:33:41

先试试看啊

小笨55 · 发表于 2016-4-17 21:37:16

不错啊很好

cgczuuqd · 发表于 2016-4-18 00:18:48

You could also use the AMS simulator together with verilog ams. that way, you can cosimulate digital with analog.

xievic · 发表于 2016-4-18 09:05:04

多谢分享~~~

andyseu · 发表于 2016-6-12 10:24:27

多谢分享多谢多谢

andyseu · 发表于 2016-9-26 21:34:35

多谢分享

xianwu_hs · 发表于 2017-3-25 00:51:46

学习中。谢谢

mr_possible · 发表于 2017-3-29 05:57:04

回复 7# ryan_uestc

感谢分享！

账号		自动登录	找回密码
密码			注册

[求助] 在cadence 里如何仿真带verilog-A的模块？