在cadence 里如何仿真带verilog-A的模块？

chrischouchou · 发表于 2014-9-9 16:26:34

谢谢分享啊，找了好久，有相同的问题

chrischouchou · 发表于 2014-9-9 16:50:44

再请教个问题，verilog-a模型怎么在Allegro里面用啊，跟IBIS一样么？

wozzalm · 发表于 2014-10-24 10:21:57

谢谢分享

jxyang1005 · 发表于 2014-10-25 17:08:23

可以直接仿真啊，你先确认你各个模块是否能仿真

king-zoo · 发表于 2014-11-13 10:11:35

bucuo

headinghy · 发表于 2015-1-15 17:24:57

verilog和verilogA有什么区别

mikeppq · 发表于 2015-1-19 14:48:16

谢谢分享资料

talentmonkey · 发表于 2015-4-13 13:24:41

好东西，下来看看

zhubaihui1991 · 发表于 2015-4-27 17:59:11

谢谢分享！

cnwjw · 发表于 2015-4-27 18:21:58

谢谢分享

[求助] 在cadence 里如何仿真带verilog-A的模块？