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查看: 5055|回复: 7

[求助] 用verilog-a写的DAC的tran仿真结果随着仿真时间的长短变化？？

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发表于 2016-10-17 09:45:38 | 显示全部楼层 |阅读模式

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本帖最后由 电子新手是也 于 2016-10-17 09:47 编辑

大家好： 我用verilog-a写了一个理想的DAC，但是每次当tran仿真设置的时间不一样的时候，其得到的仿真结果差异较大，这是我代码的问题吗？当仿真时间设置得越长，DAC相邻两个状态的转换时间就越长，最后DAC的转换就会出现错误。大家知道这是因为什么吗？
代码.PNG 10u仿真时间.PNG 1u仿真时间.PNG
DAC, TRAN仿真, Verilog-a
10u仿真时间.PNG

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seekcoring
发表于 2016-10-17 10:13:15 | 显示全部楼层
回复 1# 电子新手是也

理想，理想嘛，结果应该差不多得，其实这里的上升，下降延时不可能是0的，所以你可以写个1ps或者1fs，试试结果是不是你想要的。
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aircraft
发表于 2016-10-17 10:44:08 | 显示全部楼层
ahdlLib里面都有现成的，在这基础上改改BIT就可以了  你试试跟你写的有什么区别
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 楼主| 发表于 2016-10-17 10:52:57 | 显示全部楼层
回复 2# seekcoring


   非常感谢！确实是trise和tfall不能设为0，我纠结好久，谢谢你
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回复 支持 0 反对 1

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 楼主| 发表于 2016-10-17 10:54:52 | 显示全部楼层
感谢各位
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lindychen
发表于 2018-11-26 15:53:23 | 显示全部楼层
回复 3# aircraft


    请问ahdlLib的路径是什么，我在ic51里没找到这个库，谢谢
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寻寻momo
发表于 2023-6-1 10:21:27 | 显示全部楼层
感谢，解决了好几天困扰的问题。
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djboyjd
发表于 2023-10-17 17:53:15 | 显示全部楼层
帮助很大，很快解决了问题，感谢！！！
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