cadence中tran仿真时间不同，仿真的结果也不同？？

电子新手是也 · 发表于 2016-10-14 10:29:58

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各位大神：我在cadence中进行tran仿真的时候，当设置的仿真时间不一样的时候，（其中仿真精度和最大步长都设置是一样的），得到的结果相差比较大，请问，这是我tran仿真设置的问题，还是我的电路存在bug？

电子新手是也 · 发表于 2016-10-14 12:36:43

自己定一下

liuzexue · 发表于 2016-12-21 14:55:41

你仿真精度和最大步长是怎么设置的，截个图出来看看

safei · 发表于 2016-12-21 15:23:52

用高精度了吗？

电子新手是也 · 发表于 2016-12-22 11:50:18

这个已经解决了，我有一个模块是用verilog-a写的，然后我一开始的时候把它的上升下降时间设为0了，然而这个实际是达不到的，所以他的上升时间就会因为我仿真时间的不一样而不一样。后来我把它设为1p，这个问题就解决了~~

safei · 发表于 2016-12-22 15:39:25

解决了就好，涨了一点经验

韩少卿 · 发表于 2021-12-23 16:33:09

请问楼主瞬态的仿真精度和最大步长设置在哪啊

[求助] cadence中tran仿真时间不同，仿真的结果也不同？？