为什么tco都7ns了，综合结果显示时钟还可以跑到200多M？

sages · 发表于 2011-5-30 23:05:41

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如图显示，建立时间为2ns多，但是tco，也就是D触发器时间为7ns多，这样加起来就有9ns多了，为什么时钟还可以跑到200多M

PS：他显示的是clock setup:"clk"，难道是只针对建立时间？这样有什么意义呢？那我要查看实际时钟在哪能看到呢

justshuashua · 发表于 2011-5-31 10:01:42

Tco是时钟到输出的时延，不是内部两个寄存器之间的，所以时钟跑多少M与输出时延没有什么必然的关系。

dlb05061131 · 发表于 2011-5-31 14:09:49

应该是以setup跟hold 为准

sages · 发表于 2011-5-31 14:23:47

Tco是时钟到输出的时延，不是内部两个寄存器之间的，所以时钟跑多少M与输出时延没有什么必然的关系。
justshuashua 发表于 2011-5-31 10:01

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时钟周期应该大于关键路径的最大延时，关键路径的延时来源于该级D触发器和该级的组合逻辑电路长度吧。所以时钟周期T应该大于Tco（D触发器时钟到输出延时）+Tcomb（组合逻辑延时），即T>Tco+Tcomb。

在FPGA设计中，时钟周期一般都只考虑建立时间，保持时间一般都可做忽略吧。这样的话，那Tsu=Tco+Tcomb吧。

sages · 发表于 2011-5-31 14:27:06

回复 3# dlb05061131

恩，确实是以建立和保持时间来参考，但是建立时间是以Tco和Tcomb来参考啊。
Tco是指时钟到输出的延时，这个应该是指D触发器的时钟到输出的延时吧。

dlb05061131 · 发表于 2011-5-31 15:44:25

回复 dlb05061131

恩，确实是以建立和保持时间来参考，但是建立时间是以Tco和Tcomb来参考啊。
T ...
sages 发表于 2011-5-31 14:27

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好像我记得，最快周期应该是 PERIOD = TSU + Tco (THD+ Tcomb . 从时钟到输出的时间里边包含了保持时间。

需要认证一下。呵呵。

sages · 发表于 2011-5-31 17:05:23

刚看了下http://wenku.baidu.com/view/af2f012458fb770bf78a5564.html
觉得写的很好
按照这个逻辑，那时钟大小就与Tsu、Tcomb、Tco都有关系，所以我就更搞不懂quartus那张图了

yanshangzhao · 发表于 2011-5-31 18:57:05

按理说T>=setup+tco+com的吧不明白这张图

jackertja · 发表于 2011-6-1 09:00:26

我猜
这个TCO是最后输出的地方，楼主的模块输出是组合逻辑输出，到FPGA外面，所以TCO很大，但又不影响内部的timing...

eaglelsb · 发表于 2011-6-1 13:30:24

同意LS，还有个因素，可能LZ没有做PIN脚的时序分析，所以报不出来。

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