有关时钟如何设置

sdenf · 发表于 2003-9-14 10:03:22

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全局时钟引脚GCLK是不是来接晶振的脚,然后在分频或倍频来供实例模块使用?是否如下所示:
always@(posedge GCLK)
CLKx=~CLKx;
还有一个在用并行口下载电缆ByteBlaster中,DCLK引脚是否要接晶振,要接多大的晶振呢?

atuhappy · 发表于 2003-9-14 13:00:26

全局时钟引脚GCLK是来接全局时钟信号的，可以接晶振的脚。倍频我不清楚是否要用GCLK。你的语句中应当加复位信号

DCLK是配置时钟，不需要接晶振。接法在资料中有说明（好像在config的那一章）

sdenf · 发表于 2003-9-14 16:39:13

版主终于肯开金口了

sdenf · 发表于 2003-9-14 16:43:48

我在使用QuartusII3.0还发现编译后看*.PIN文件,CLK会被QuartusII3.0自动安排到GCLK引脚上,难道QuartusII3.0能自动识别CLK信号?

bravelu · 发表于 2003-9-14 17:24:07

可以自动识别，根据他是否接到时钟端和负载。

sdenf · 发表于 2003-9-14 18:00:21

原来如此,谢谢版主

yuji2010 · 发表于 2003-9-15 09:34:03

斑竹就是厉害

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