Springer 2021年新书，ASIC设计与综合,RTL,Verilog

jimcmwang · 发表于 2021-4-8 13:54:50

ASIC Design and Synthesis. RTL Design Using Verilog by Vaibbhav Taraate (z-lib.org).pdf

11.14 MB, 下载次数: 548 , 下载积分: 资产 -4 信元, 下载支出 4 信元

jimcmwang · 发表于 2021-4-8 13:56:18

ASIC Design and Synthesis. RTL Design Using Verilog by Vaibbhav Taraate (z-lib.org).pdf

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月落小青青 · 发表于 2021-4-8 14:45:56

感谢分享啊啊啊

omnik · 发表于 2021-4-9 22:03:54

#在这子板的调试里快速回复#

kk2009 · 发表于 2021-4-10 05:01:45

印度人写的书，很是泛泛而谈，如果掏钱买的话，肯定不买。。。。。

zjmcc · 发表于 2021-4-10 19:47:33

多谢分享！

yige569 · 发表于 2021-4-16 11:22:02

谢谢分享~

gs506 · 发表于 2021-4-16 16:14:55

很好的资料，多谢分享

gubels · 发表于 2021-5-11 11:05:17

Thanks for sharing ..

wallacebooth · 发表于 2021-5-13 00:07:44

thanks a lot

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[资料] Springer 2021年新书，ASIC设计与综合,RTL,Verilog