Springer 2021年新书，ASIC设计与综合,RTL,Verilog

jimcmwang · 发表于 2021-3-3 06:58:24

ASIC Design and Synthesis. RTL Design Using Verilog by Vaibbhav Taraate (z-lib.org).pdf 11.14 MB, 下载次数: 142 , 下载积分: 资产 -4 信元, 下载支出 4 信元

rfjungle · 发表于 2021-3-3 12:33:45

thanks!!!

neilsu · 发表于 2021-3-4 20:44:26

谢谢分享

limanjihe · 发表于 2021-3-6 03:07:50

谢谢分享

YULONGUTK · 发表于 2021-3-6 04:37:38

多谢多谢！

abeey · 发表于 2021-3-6 05:37:28

支持一下，多谢分享。

fzl1029 · 发表于 2021-3-6 05:54:54

感谢分享

digicomm · 发表于 2021-3-6 07:42:14

谢谢分享！

pollaris · 发表于 2021-3-6 08:19:58

Thank you!

havoc001 · 发表于 2021-3-6 09:32:36

thanks！

[资料] Springer 2021年新书，ASIC设计与综合,RTL,Verilog