Springer 2021年新书，ASIC设计与综合,RTL,Verilog

zjmcc · 发表于 2021-5-13 20:31:18

多谢分享！

holliwood · 发表于 2021-5-16 23:14:53

谢谢分享

ydqyang · 发表于 2021-5-17 09:47:30

谢谢分享！

terrylit · 发表于 2021-5-17 09:58:41

谢谢分享！

cckiko · 发表于 2021-5-19 14:14:22

谢谢分享！

lans0625 · 发表于 2021-5-19 22:37:56

谢谢分享

wq1 · 发表于 2021-5-28 22:49:26

shuwf · 发表于 2021-5-29 07:44:53

这本书很赞！！！

jimcmwang · 发表于 2021-6-1 15:12:25

ASIC Design and Synthesis. RTL Design Using Verilog by Vaibbhav Taraate (z-lib.org).pdf 11.14 MB, 下载次数: 749 , 下载积分: 资产 -4 信元, 下载支出 4 信元

jimcmwang · 发表于 2021-8-21 13:21:14

ASIC Design and Synthesis. RTL Design Using Verilog by Vaibbhav Taraate (z-lib.org).pdf 11.14 MB, 下载次数: 802 , 下载积分: 资产 -4 信元, 下载支出 4 信元

[资料] Springer 2021年新书，ASIC设计与综合,RTL,Verilog