Springer 2021年新书，ASIC设计与综合,RTL,Verilog

soldierwuhan · 发表于 2021-3-30 18:19:39

谢谢分享

褚洪佳 · 发表于 2021-3-30 22:55:56

下载学习 thanks

huatiantian · 发表于 2021-3-31 22:01:25

gooood thnaks

hexiangnan · 发表于 2021-4-1 16:59:28

特别谢谢dalao的分享

zixin1hao · 发表于 2021-4-3 00:31:27

Thanks a lot for sharing

super-sj · 发表于 2021-4-5 06:59:27

谢谢分享

wang20100520 · 发表于 2021-4-7 10:55:54

谢谢分享

jimcmwang · 发表于 2021-4-7 21:33:12

ASIC Design and Synthesis. RTL Design Using Verilog by Vaibbhav Taraate (z-lib.org).pdf

11.14 MB, 下载次数: 530 , 下载积分: 资产 -4 信元, 下载支出 4 信元

omnik · 发表于 2021-4-7 21:43:24

opcode

xiaofuss_ · 发表于 2021-4-8 11:20:38

感谢分享

[资料] Springer 2021年新书，ASIC设计与综合,RTL,Verilog