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楼主: yaya126

[原创] low power RTL 设计优化

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 楼主| 发表于 2018-4-14 00:39:11 | 显示全部楼层



为什么2D reg array 要拿出来单独讲。 如果写代码的人不注意,Inst 的2D reg array 可能是几百或者几千bit,我曾遇到一个项目,组里一个同事为了对齐某路复杂计算逻辑结果,把另一路的一组2d reg array 多打了一拍,这一拍就打掉3千多bit DFF。power review 前用此脚本抓出所有2D array,发现了这个问题,让他想办法缩短计算逻辑一拍来对齐, power大幅降低。
遇到2D reg array, 需要根据应用来确定是否还可以优化,
如果是做pipe-line, 能否考虑使用FIFO结构。
如果没有multiple RD/WR的需求,是否可以用hardmacro替换。
总之写下去的2D array 最好要经过review, 这个脚本能方便的把这个结果抓出来。
 楼主| 发表于 2018-4-14 00:41:51 | 显示全部楼层


Low Power 架构设计主要是4点:
1:时钟结构和功能结构的耦合关系,尤其是mem
2:电源结构和时钟结构的耦 ...
masaka_xlw 发表于 2017-10-27 02:01

能具体讲下2吗?特别是如何操作实施这种耦合
 楼主| 发表于 2018-4-14 00:44:46 | 显示全部楼层


好帖子 我能说我就是负责Mentor PPro工具的么
eminem198123 发表于 2017-10-29 14:11



那你有啥评论,你觉得我写的在理吗?你们现在还有啥新feature,你觉得这脚本有你们几成功力?
如果不方便帖子里回我们可以私下探讨下。
 楼主| 发表于 2018-4-14 00:47:02 | 显示全部楼层


回复  yaya126


    你好,请问line9不拿掉不会keep 吗?有点不理解,之前一直都是推荐将条件写完整, ...
kevin284 发表于 2017-10-30 10:28


留着没有问题,但我喜欢代码精简,不赋值对于寄存器来说就是保持(Q<=Q)
发表于 2018-4-20 10:44:21 | 显示全部楼层
楼主继续啊,等待更新中
发表于 2018-4-20 22:37:24 | 显示全部楼层
现在乘法器好像很少人自己写了,都用的是EDA公司的designware, 不知道楼主那边是不是也是这样子
 楼主| 发表于 2018-4-26 06:34:43 | 显示全部楼层
回复 66# vermouth1988

是的,基本就写个*, 等着EDA工具去优化,但*写在什么位置,先*还是先+, 是不是可以合并计算,乘法的位宽等等还是要自己考虑。
发表于 2018-4-26 08:12:29 | 显示全部楼层
楼主继续继续
发表于 2018-5-14 14:49:40 | 显示全部楼层
lz讲得深入,难得一见的好贴。学习了
发表于 2018-5-15 14:23:19 | 显示全部楼层
好帖、干货,顶楼主!
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