low power RTL 设计优化

yaya126 · 发表于 2017-9-21 12:59:43

Reducebit width.

最简单的比如 4 个10 bits数相加，也许就会有人得出需要13bit的结论

C code: F= A+B+C+D

Wire [10:0] F_pre1 = A[9:0] + B[9:0];

Wire [11:0] F_pre2 = F_pre1 + C[9:0];

Wire [12:0]F = F_pre2 + D[9:0]; //sum of four10bit only need 12bit result.

特别是有些计算，如果能够通过简单推导或者合并降低位宽，那会既省面积又省power.

Hardmacrovs Register:

Tsmc 40 nm工艺下面，简单对比单个寄存器和sram的大小，

SDFCNQD1BWP 5.2u2 (Min size )

SDFCNQD2BWP 5.9 u2

For 1prf128x36=5458u2, each bit is 1.18u2

Forsparm576x32=12884, each bit is 0.69u2

Forspram 896x48=23515u2, each bit is 0.546u2

通过查手册，知道单次读写的power, 以便在大量数据需要寄存时，分析到底是用hardmaco 还是 DFF.

yaya126 · 发表于 2017-9-21 13:21:51

Logicbalancing:综合工具在时序紧的时候更多的用并行逻辑来减少计算delay, 在时序松的时候用串行逻辑来减少面积，如果我们在写code的时候能把一些不在关键路径上的逻辑拆开，这样能优化面积，同时减少power.
如下图，非关键路径第一拍逻辑多，第2拍逻辑少。

balance后的结构如下：

一个具体实例如下：两个时序很紧的加法器balance后area power的变换。 area power都有下降

当然，如果为了balance 逻辑需要寄存大量的中间结果也是不合适的，上面power没降这么多是因为增加寄存器hold中间结果，这个最好能有工具提供优化提示。

luei1987kg · 发表于 2017-9-25 15:29:44

顶顶顶顶

snq31418 · 发表于 2017-9-25 20:46:39

markmarkmarkmark

民工1573 · 发表于 2017-9-26 09:10:40

值得学习

fangwang85 · 发表于 2017-9-26 09:23:38

回复 1# yaya126

期待更新，赞

gwbing · 发表于 2017-9-26 18:16:37

回复 22# yaya126

very good!!

anpingbo · 发表于 2017-9-27 10:21:56

不错不错

Timme · 发表于 2017-10-11 21:13:49

unnecessary reset可以用formal工具检查出来

rtl2rtl的slec是个formal工具都能做

csgood · 发表于 2017-10-12 02:44:25

本帖最后由 csgood 于 2017-10-12 06:01 编辑

多谢，好东西，有干货。

LZ能具体讲一下关于2D reg array的问题吗？

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