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楼主: yaya126

[原创] low power RTL 设计优化

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发表于 2018-5-15 15:16:13 | 显示全部楼层
up up up
发表于 2018-5-16 14:34:57 | 显示全部楼层
还有更新吗楼主
发表于 2018-5-22 13:15:23 | 显示全部楼层
Reply 1# yaya126

Realdataplease..
发表于 2018-5-22 14:19:38 | 显示全部楼层
持续关注
发表于 2018-5-28 16:58:13 | 显示全部楼层
非常有帮助
发表于 2018-5-31 22:33:50 | 显示全部楼层
mark!!
发表于 2018-5-31 23:20:53 | 显示全部楼层
好东西
发表于 2018-6-2 17:59:30 | 显示全部楼层
还是很专业的!多谢!多谢!
1. 状态机编码的优化感觉不是很必要,会增加调试的难度(虽然verdi中可以看到content)
2. memory的选择还要考虑后端F&P的难度,形状不能特别奇怪,否则没法儿塞。
3. RAM和寄存器的对比,如果只对比面积的话,40nm下1000bits是分界线,如果1000bits以下,寄存器面积小于RAM,如果1000bits以上,寄存器的面积大于RAM。除此之外,要考虑到寄存器的吞吐率比RAM高很多,这个主要考虑是不是需要这么高的吞吐率。
4. 面积,pipe,频率的关系,我在工作中一般先找出频率和面积的拐点,然后在release之前看自己代码的最高频率是不是在拐点以上,一般大30%后端一般就会比较顺利了,如果大太多,说明代码还可以继续优化,减小面积。

area_freq

area_freq
发表于 2018-7-5 15:32:26 | 显示全部楼层
謝謝分享, 很經典~
发表于 2018-7-6 15:11:22 | 显示全部楼层
好帖,mark
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