Digital Logic Design Using Verilog: Coding and RTL Synthesis

一念之间 · 发表于 2017-7-17 17:19:51

回复 1# Jason.tschen

good。顾得。

Ryggeor · 发表于 2017-7-18 21:14:11

thnx!

acer1128 · 发表于 2017-7-20 10:41:47

Digital Logic Design Using Verilog: Coding and RTL Synthesis
by Vaibbhav Taraate

Publisher: Sp ...
Jason.tschen 发表于 2016-7-21 06:12

登录/注册后可看大图

Thanks ........................

kevinse · 发表于 2017-8-7 17:12:00

thanks a lot

猫尾巴 · 发表于 2017-8-19 12:31:08

谢谢分享。。。。。。。。。。。。。。

鲤鱼 · 发表于 2017-8-19 16:02:11

非常感谢分享

sh0205 · 发表于 2017-8-21 04:46:05

thank you very much

focclas · 发表于 2017-8-21 11:06:27

謝謝分享

smaa · 发表于 2017-8-22 10:36:06

thanks~

berry4 · 发表于 2017-8-22 11:15:09

谢谢 thanks

[原创] Digital Logic Design Using Verilog: Coding and RTL Synthesis